D
davyzhu
Guest
Привіт усім, коли я моделювати списку з'єднань (Verilog стиль) з закритого годинник, я знайшов вихід дуже відрізняється тим, що я бачу в RTL рівні (багато червоного 'XXXX'). Так що я додати tfile в NCSim забороненим затримки і терміни перевірки в глобальному масштабі (Тому що дизайн не пам'ятає, як RAM / FIFO). Список з'єднань сигналу, здається, краще, але Є також деякі тривіальні відмінності між RTL і список з'єднань сигналів (наприклад, якийсь сигнал один заздалегідь годин і якийсь сигнал є один такт затримки). Я думаю, закритий годинник не поведінка як оригінальний годинник і ввести перегонів. Але як зрозуміти, закритий годинник поведінка моделювання? Будь-які коментарі / посилання буде оцінений по гідності! Спасибі! З повагою, Деві