Як імітувати список з'єднань із закритого годинник?

[davyzhu]

Привіт усім, коли я моделювати списку з'єднань (Verilog стиль) з закритого годинник, я знайшов вихід дуже відрізняється тим, що я бачу в RTL рівні (багато червоного 'XXXX'). Так що я додати tfile в NCSim забороненим затримки і терміни перевірки в глобальному масштабі (Тому що дизайн не пам'ятає, як RAM / FIFO). Список з'єднань сигналу, здається, краще, але Є також деякі тривіальні відмінності між RTL і список з'єднань сигналів (наприклад, якийсь сигнал один заздалегідь годин і якийсь сигнал є один такт затримки). Я думаю, закритий годинник не поведінка як оригінальний годинник і ввести перегонів. Але як зрозуміти, закритий годинник поведінка моделювання? Будь-які коментарі / посилання буде оцінений по гідності! Спасибі! З повагою, Деві

 

[zhangpengyu]

за допомогою "

 

[Peter Chang]

Я думаю, що проблема ви бачили може бути викликано ініціалізації. Переконайтеся, що ви встановите значення ініціалізації для всіх сигналів в leval RTL. В іншому випадку, після синтезу, в simualtion ворота рівня, тимчасова різниця б призвести до несподіваних значення або невідомих значень.

 

[Shurik]

Привіт Деві! Ви можете синтезувати ваша поведінка Verilog ти варіант, не змінювати CLK.

 

[satya_422]

Привіт U зробив це після синтезу Причина № 1: U не може инициализироваться, що закритий годинник дозволяючий сигнал або 2.There може бути voilation (Setup / утримання) .. - Сатья

 

[maxnil]

Найбільш ймовірна причина, що ви отримаєте "дивний" результат при моделюванні воріт список з'єднань із закритого годинник в тому, що різні закритий годинник призначені на різних дельта-час, і в результаті чого, що фронту регістрів, не оцінюються / призначені точно такий же цикл дельти. Маленький простий приклад проблем, з воротами годинники в симуляції (якщо не використовується який-небудь термінів) показано тут:

 призначити gclk = CLK і дозволить, завжди @ (posedge CLK) почати "з" B в тому ж такті ( але не в цьому ж циклі дельта). Якщо ви додасте невеликої затримки на "б" і "С", то він буде працювати. Але затримки в RTL-код потворним. При запуску ворота рівні моделювання ви повинні терміни-даних з синтезу інструмент, то все буде 8hopefully) ведуть себе як би в реальному чіпі. Як звичайно, я, можливо, пояснити речі в більш складним чином, ніж це необхідно.

 

[davyzhu]

Велике спасибі! Я використовую DC для генерації закритого годин. Я чув, засувка використовується тільки в закритих годин в дизайні ASIC. Чи правильно це? Я думаю, що це повинен бути закритий годинник причиною проблеми. Я бачу хвилі. І я знайшов, хоча дані зміни і годин в той же час є в той же час дельта (Я заборонено часу затримки в глобальному контексті), годинник зміна наступних зміни даних. Як ми всі знаємо, дані зміни повинні слідувати годин зміни. Так що я думаю, там повинні бути закритого годинник викликати хаос логічної послідовності в симуляторі. З повагою, Деві

 

[spauls]

Спробуйте годинник стробування в POWER компілятор і забезпечення дозволяють терміни. або перевірити clock_gating_check в PT.

 

[Shurik]

[Цитата = davyzhu] Велике спасибі! Я використовую DC для генерації закритого годин. Я чув, засувка використовується тільки в закритих годин в дизайні ASIC. Чи правильно це? Я думаю, що це повинен бути закритий годинник причиною проблеми. Я бачу хвилі. І я знайшов, хоча дані зміни і годин в той же час є в той же час дельта (Я заборонено часу затримки в глобальному контексті), годинник зміна наступних зміни даних. Як ми всі знаємо, дані зміни повинні слідувати годин зміни. Так що я думаю, там повинні бути закритого годинник викликати хаос логічної послідовності в симуляторі. З повагою, Деві [/quote] Привіт! Я думаю, що! Якщо у Вас є використовує тільки засувку, необхідно встановити значення змінної hdlin_latch_always_async_set_reset = "True"

 

[davyzhu]

Привіт Шурик, ти можеш сказати мені, який інструмент Ви використовуєте? Спасибі! З повагою, Деві

 

[Shurik]

[Цитата = davyzhu] Привіт Шурик, ти можеш сказати мені, який інструмент Ви використовуєте? Спасибі! З повагою, Деві [/quote] Привіт! dc_shell або design_analyzer У графічному режимі - $ ynop $ Y $

 

[research235]

привіт davyzhu може у будь ласка, скажіть, як генерувати SDF файлу на рівні попереднього макета .. Я читав в ур ур повідомлення моделювання ворота рівні чистої список SDF,, я не впевнений, як для створення цього файлу на synsthesis рівні .. може у будь ласка, скажіть мені команду, використовувану для Суреш DC

 

[sumit_techkgp]

U мають проблему ініціалізації в ур списку з'єднань