VHDL основам питання

[alexz]

Чи є спосіб визначити один біт з std_logic_vector?

щось на зразок цього:

myport: InOut std_logic_vector (15 downto 0);

визначити mybit myport (0);

Тепер я хотів би використати "mybit" замість myport (0).

Крім того, що це спосіб зробити це з буквальним цифри?
визначити ааа 1915
або
визначити BBB '1 '

 

[keano]

alexz пише:

Чи є спосіб визначити один біт з std_logic_vector?щось на зразок цього:myport: InOut std_logic_vector (15 downto 0);визначити mybit myport (0);Тепер я хотів би використати "mybit" замість myport (0).

 

[kumar_eee]

Я думаю, ти не можеш визначити один біт з Ура декларації порт ....У буквальному nmbrs, у можете використовувати константи ....яка аналогічна параметром у Verilogeg

Наприклад:
постійна unit_delay: Час: = 1 нс;

 

[alexz]

Мені здається, я знайшов спосіб зробити це ...

Це ALIAS

SIGNAL МуАггау: std_logic_vector (31 downto 0);
ALIAS mybit: std_logic є CANdataIn (0);mybit може бути використаний як біт LSB з МуАггау

 

[nee_naresh04]

Чи є спосіб визначити один біт з std_logic_vector?
щось на зразок цього:
myport: InOut std_logic_vector (15 downto 0);Так, я вважаю його можливим визначити, коли і як

myport: InOut std_logic_vector (0 downto 0);

так як у випадку Xilinx кад інструмент, який ми можемо вказати, як це ...

 

[alexz]

nee_naresh04 пише:Чи є спосіб визначити один біт з std_logic_vector?

щось на зразок цього:

myport: InOut std_logic_vector (15 downto 0);Так, я вважаю його можливим визначити, коли і якmyport: InOut std_logic_vector (0 downto 0);так як у випадку Xilinx кад інструмент, який ми можемо вказати, як це ...

 

[nee_naresh04]

myport: InOut std_logic_vector (0 downto 0);Я думаю, що вищевказана заява може бути використано .. просто перевірити його один раз .. я не впевнений ...