Verilog загального вхідного порту

[vlsi_freak]

Привіт Все,

Я вхідний порт модуля, яка складає 5 бітів сказати Inp_A [4:0].В даний час число таких внесок, залежить від загального параметра говорять Gen_Nm.

Яким чином я оголошую такого вкладу портів в моєму модулі.
Я намагався
Введіть [4:0] [Gen_Num-1: 0] Inp_A;
ІВведіть [Gen_Num-1: 0] [4:0] Inp_A;
ІВведіть [Gen_Num-1: 0] Inp_A [4:0];
ІВведіть [4:0] Inp_A [Gen_Num-1: 0];

Всі ці, як видається, приділяючи помилки компіляції.

Будь ласка, допоможіть мені, як йти про це

привіт,
чудак

 

[news]

Ataki DDoS należą do grupy najstarszych zagrożeń w Internecie, jednak wciąż plasują się w czołówce największych sieciowych plag. Wraz z rozwojem systemów bezpieczeństwa ewoluowały, a ich głównym celem stały się aplikacje i usługi.

Read more...

 

[bharat_in]

Перш за все Verilog не підтримують більш одномірні порти декларації.

Ви можете використовувати визначення, але ви повинні вказати це під час компіляції.Ви не можете змінити її виконання (H / W не може зменшити / генерувати під час виконання

<img src="http://www.edaboard.com/images/smiles/icon_biggrin.gif" alt="Дуже веселий" border="0" />

).
Якщо ви хочете різні номери портів, то вам доведеться змінити визначити і зібрати знову.Але це буде працювати тільки в одномірні порту.