Verilog для макету?

Для посилання на основні цифрового дизайну IC тексту, це стандартна почати так само, як "Привіт, світ!" Але ця гадюка має багато рішень макет, на основі різних обчислити швидкість.
 
використовувати до н.е. як вибрати лінії 4:1, MUX пройти або 'або 0.
 
Ви повинні синтезу бібліотеку для генерації RTL, що і є, і використати дизайн компілятор для комерційних цілей. Для простий випадок, просто використовувати схеми захоплення і притягнути його вниз є досить гарним
 
Давним-давно, siliconComplier може це зробити .. багато рік тому компанія Cadence синергії можете прочитати Verilog перетворити в GDS .. Я думаю, вони повинні одиницю інструмент може перетворити ворота рівня ==> GDS .. для проектування малих використання стільникового речі, є якісь інструмент може Spice -> GDS? як OPA ланцюга == макета> GDS. Я використовую Google знайшли інструмент під назвою "PLL компілятор" може синтезу GDS PLL макета
 
багато EDA інструменти можуть зробити це, але не повне перетворення, вам все одно доведеться зробити деякі зміни. Спеціальні інструменти, як правило, він може допомогти вам для створення пристроїв, що використовують pcell (якщо ви використовуєте каденцію інструменти), то ви повинні зробити користувальницький маршрут або автотрасувальника для маршрутизації. для цифрових інструментів потреб стандартних елементів, то у вас є для автоматичного маршрут для маршрутизації.
 
> Ви також можете використовувати каденцію IC5 середовища зробити те ж саме. Які інструменти в IC5 зробити цю роботу?
 
magama інструментів може зробити це
 
SE може це зробити яких включені в каденцію програмного забезпечення.
 
Привіт, у мене дуже конкретне питання, пов'язаний із синтезом потік логіки (Design Compiler) -> макет покоління (Encounter) .. як перенести дизайн, синтезованих в дизайн компілятор макет зустріч інструмент покоління .. Які файли, необхідні для цього? З повагою, Dr.farnsworth
 
You must log in or register to reply here.

Welcome to EDABoard.com

Sponsor

Back
Top