RROR: Pack: 679 - Не вдалося виконати дизайн обмежень

[omair50]

привет я новачок в FPGA та іншим м з використанням системи генератор для DSP для генерації VHDL код, але в ході узагальнення я отримав цю помилку
Чи може мені допомогти одному

RROR: Pack: 679 - Не вдалося виконати дизайн обмежень
(MACRONAME = Top_l/CustomLogic_l/u_sysgen_wrapper/U_sysgen/sysgen_dut/fpga_x0/d
ds_v5_0/comp0.core_instance0/hset, RLOC = X8Y1), що вимагає поєднання
з наступних символів в одному Slice компоненти:
FLOP символ
"Top_l/CustomLogic_l/u_sysgen_wrapper/U_sysgen/sysgen_dut/fpga_x0/dds_v5_0/co
mp0.core_instance0/BU331 "(вихідний сигнал =
Top_l/CustomLogic_l/u_sysgen_wrapper/U_sysgen/sysgen_dut/fpga_x0/dds_v5_0/com
p0.core_instance0/N1146)
FLOP символ
"Top_l/CustomLogic_l/u_sysgen_wrapper/U_sysgen/sysgen_dut/fpga_x0/dds_v5_0/co
mp0.core_instance0/BU333 "(вихідний сигнал =
Top_l/CustomLogic_l/u_sysgen_wrapper/U_sysgen/sysgen_dut/fpga_x0/dds_v5_0/com
p0.core_instance0/N1152)
LUT символ
"Top_l/CustomLogic_l/u_sysgen_wrapper/U_sysgen/sysgen_dut/fpga_x0/dds_v5_0/co
mp0.core_instance0/BU531 "(вихідний сигнал =
Top_l/CustomLogic_l/u_sysgen_wrapper/U_sysgen/sysgen_dut/fpga_x0/dds_v5_0/com
p0.core_instance0/N2627)
MULTAND символ
"Top_l/CustomLogic_l/u_sysgen_wrapper/U_sysgen/sysgen_dut/fpga_x0/dds_v5_0/co
mp0.core_instance0/BU532 "(вихідний сигнал =
Top_l/CustomLogic_l/u_sysgen_wrapper/U_sysgen/sysgen_dut/fpga_x0/dds_v5_0/com
p0.core_instance0/N2629)
MUXCY символ
"Top_l/CustomLogic_l/u_sysgen_wrapper/U_sysgen/sysgen_dut/fpga_x0/dds_v5_0/co
mp0.core_instance0/BU533 "(вихідний сигнал =
Top_l/CustomLogic_l/u_sysgen_wrapper/U_sysgen/sysgen_dut/fpga_x0/dds_v5_0/com
p0.core_instance0/N2630)
XORCY символ
"Top_l/CustomLogic_l/u_sysgen_wrapper/U_sysgen/sysgen_dut/fpga_x0/dds_v5_0/co
mp0.core_instance0/BU534 "(вихідний сигнал =
Top_l/CustomLogic_l/u_sysgen_wrapper/U_sysgen/sysgen_dut/fpga_x0/dds_v5_0/com
p0.core_instance0/N2464)
LUT символ
"Top_l/CustomLogic_l/u_sysgen_wrapper/U_sysgen/sysgen_dut/fpga_x0/dds_v5_0/co
mp0.core_instance0/BU526 "(вихідний сигнал =
Top_l/CustomLogic_l/u_sysgen_wrapper/U_sysgen/sysgen_dut/fpga_x0/dds_v5_0/com
p0.core_instance0/N2622)
MULTAND символ
"Top_l/CustomLogic_l/u_sysgen_wrapper/U_sysgen/sysgen_dut/fpga_x0/dds_v5_0/co
mp0.core_instance0/BU527 "(вихідний сигнал =
Top_l/CustomLogic_l/u_sysgen_wrapper/U_sysgen/sysgen_dut/fpga_x0/dds_v5_0/com
p0.core_instance0/N2624)
MUXCY символ
"Top_l/CustomLogic_l/u_sysgen_wrapper/U_sysgen/sysgen_dut/fpga_x0/dds_v5_0/co
mp0.core_instance0/BU528 "(вихідний сигнал =
Top_l/CustomLogic_l/u_sysgen_wrapper/U_sysgen/sysgen_dut/fpga_x0/dds_v5_0/com
p0.core_instance0/N2625)
XORCY символ
"Top_l/CustomLogic_l/u_sysgen_wrapper/U_sysgen/sysgen_dut/fpga_x0/dds_v5_0/co
mp0.core_instance0/BU529 "(вихідний сигнал =
Top_l/CustomLogic_l/u_sysgen_wrapper/U_sysgen/sysgen_dut/fpga_x0/dds_v5_0/com
p0.core_instance0/N2463)
Неможливо упакувати зареєструватися
Top_l/CustomLogic_l/u_sysgen_wrapper/U_sysgen/sysgen_dut/fpga_x0/dds_v5_0/com
p0.core_instance0/BU333 причини подключаемості обмежень.Реєстр
"не бути упаковані в FFX з наступних причин: Сигнал
Top_l/CustomLogic_l/u_sysgen_wrapper/U_sysgen/sysgen_dut/fpga_x0/dds_v5_0/com
p0.core_instance0/N1146 не може використовувати BX Сцепляющій силу інших ресурсів
на скибочка.Реєстр
Top_l/CustomLogic_l/u_sysgen_wrapper/U_sysgen/sysgen_dut/fpga_x0/dds_v5_0/com
p0.core_instance0/BU333 не може використовувати F LUT як шлях до кінця.Визначений артикль
Реєстр "не бути упаковані в FFY з наступних причин: зареєструватися
Top_l/CustomLogic_l/u_sysgen_wrapper/U_sysgen/sysgen_dut/fpga_x0/dds_v5_0/com
p0.core_instance0/BU331 вже посідає FFY.Будь ласка, виправте дизайн
обмежень відповідно.