IIR реалізації в FPGA !!!!!!!!! проблеми

R

rsrinivas

Guest
Привіт всім,
У мене є проблема.
Я в проектуванні масиву смугових фільтрів, так що вона утворює фільтр банку.
Я розробив фільтр в MATLAB використанням fdatool і породило HDL (Verilog)
код it.it 'и 6'th БНФ близько 3 biquads (ІДК Баттерворта).
Pls, дайте мені знати, що якщо я, може використовувати цей filter.ie я через послідовний
архітектури для обробки зразків, а також коефіцієнти зберігаються в ROM.
Як ефективно повторне затримки розділів.

будь-які пропозиції або допомога буде прийнята з вдячністю.

ура
Srinivas

 
Звичайно, ви можете реалізації БІХ як КИХ-фільтр, і тільки один множник.

такі, як у (п) = Ь (0) * х (п) б (1) * г (п-1) (0) * у (п-1).Ви можете використовувати реєстр магазин х (п) х (п-1) і у (п-1), а також з тимчасовим поділом допомогою мультиплікатора, і accumulute три множника заходи, отримати у (п).Після отримати у (п), замінити у (п-1) зареєструватися у (п), а так само х (п) і х (п-1), а потім ви можете отримати у (п 1), а у ( п).

Може бути, непорозуміння вашу вимогу.

 
Привіт
Спасибо за ответ.
Я можу це зробити, але як я вже квантованого фільтра масштабування був введений.
Що я хочу мати це фільтр банк з тим, я думаю, що я, може використовувати коефіцієнти фільтра, помістивши їх у ROM.Але як я ручку затримки sections.As я планую мати серійний архітектури контексті кожного фільтру етап (етап 1 в числі фільтрів у фільтр банку) повинен бути preserved.Can я це зробити.

Спасибо заранее

ура
Srinivas

 

Welcome to EDABoard.com

Sponsor

Back
Top