DDR2 контролером завантаження на борт проблема?

[verilog_always]

привіт, в код я писав я не в змозі отримати wdata_req від контролера DDR2 так воно завжди залишається в стані 1. чому це відбувається? Нижче водій якого федерали на DDR2 основний контролер IP, а потім у FPGA. У вихідний я не отримую wdata_req від DDR2, і я не в змозі рухатися іншої держави s0: почати стані

 

[adamsogood]

Are U націлення Xilinx чіп і використання MIG інструменти? який IP ви використовуєте? Мій досвід показує, що ваш DDR запит не був, відібраних основних DDR IP.

 

[verilog_always]

Я націлення Stratix II пристрої "Альтера IP-ядро

 

[cfriend]

1 Що ви використовували це example_driver? 2 якщо ви отримуєте "wdata_req" держави? по SignalTap? 3 Як про local_ready сигнал? 4 У вас є контролер DDR2 IP ліцензії?