DC годин строб сумніви

[wakaka]

Привіт,

У мене є дизайн, який має наступні ієрархи:
---- B
------ C
------- C1
------- C2
------- C3

Я зробив із insert_clock_gating
set_clock_gating_style-sequential_cell засувки \
-Control_point перед \
-Control_signal scan_enable \
Max_fanout-16 \
Minimum_bitwidth-8 \
-Negative_edge_logic (або оп) \
-Positive_edge_logic () комплексної

Після цього я робити report_clock_gating для модуля C1, C2 і C3
Кількість годин строб елементів: C1 = 0, С2 = 5, С3 = 4

Після цього я робити report_power для модуля C1, C2 і C3.Існує зниження динамічних потужність для всіх 3 модулів.Питання: чому для C1, як це 0 годин ворота.

 

[tarkyss]

C1 чи використовувати сигнали від С2 і С3,
якщо так, то діяльність цих Сигнали виходять від С2 або С3 може стати smller, ніж раніше
якщо я помиляюся, поправте мене, будь ласка