синхронних або Asynchronus скидання дизайн пристрою FPGA?

[tnguyens]

При проектуванні FPGA, немає DFT / сканування вставки так що я маю на увазі використовувати синхронний скидання для всіх в FF.У хто-небудь бачив будь-які проблеми на цьому синхронних скидання дизайн пристроїв FPGA?

Спасибі

 

[asic_bh]

в синхронному скидання дійсний годинник прикладних перед і застосувати новий.

 

[vcnvcc]

Я думаю, ви повинні використовувати синхронізацію.скидання.Тому що ваша FPGA дизайн працює над скажімо х МГц, п асинхронний.скидання може прийти в будь-який час, п порушенням термінів.

Завдяки синхронізації.скидання існує звичай бути будь-які порушення строків ...

 

[Guest]

використанням синхронного в FPGA є гарним методом,

ми завжди робимо це в нашому проекті.

З найкращими побажаннями

tnguyens пише:

При проектуванні FPGA, немає DFT / сканування вставки так що я маю на увазі використовувати синхронний скидання для всіх в FF.
У хто-небудь бачив будь-які проблеми на цьому синхронних скидання дизайн пристроїв FPGA?Спасибі

 

[echo47]

Асинхронний скидання нелегко реалізувати надійніше і синхронізації скидання споживає ресурси, так що я майже ніколи не використовую зовнішній скидання в своїх проектах.FPGA автоматично ініціалізує всі провали під час конфігурації.Я займаюся дизайном моя логіка модулів, щоб у разі несподіваної час виконання засмучений, логіка, природно, відноситься назад у нормальний режим роботи (а не застрягти в недоступному стані).

 

[sawaak]

echo47 пише:

Асинхронний скидання нелегко реалізувати надійно і синхронізувати скинути споживає ресурси, так що я майже ніколи не використовую зовнішній скидання в своїх проектах.
FPGA автоматично ініціалізує всі провали під час конфігурації.
Я займаюся дизайном моя логіка модулів, щоб у разі несподіваної час виконання засмучений, логіка, природно, відноситься назад у нормальний режим роботи (а не застрягти в недоступному стані).

 

[jjww110]

Я завжди використовую asyn скидання в моєму проекті!

 

[s0shinde]

Краще всього використовувати скинути з асинхронним asertion і синхронізувати видалення.

 

[bansalr]

Та я згоден, що в FPGA немає необхідності скидання.так як всі клітини логіка буде initilized з встановленими державою.

Sync й асинхронного мати свій достоїнства і недоліки.

але асинхронний скидання у асинхронних затвердження та deassertion синхронізації, як згадувалося в попередньому пості

 

[sheik_vb]

Я завжди використовую асинхронний.скидання в FPGA.

 

[Thinkie]

Використання асинхронного скидання, але сигнал скидання для синхронно генерується.Це дуже відрізняється від syncrhonous скидання

 

[vcnvcc]

привіт bansalr,
может у через деякий світло на "асинхронний скидання асинхронний твердження, але синхронізації ????? deassertion

 

[leongch]

Thinkie пише:

Використання асинхронного скидання, але сигнал скидання для синхронно генерується.Це дуже відрізняється від syncrhonous скидання

 

[bansalr]

насправді deassertion з асинхронного скидання має бути синхронізоване з WRT CLK і використовується, щоб уникнути порушення скидання час видалення.

 

[s0shinde]

Приклад коду:

завжди @ (Clk posedge або negedge Resetn)
починати
якщо (! Resetn)
починати
rstn <= 1'b0;
async_rstn <= 1'b0;
кінець
ще
починати
rstn <= 1'b1;
async_rstn <= rstn;
кінець
кінець

Використовуйте цей aync_rstn для скидання тригерів.Наприклад:

завжди @ (Clk posedge або negedge async_rstn)
починати
якщо (! async_rstn)
д "= 1'b0;
ще
д <= D;
кінець

 

[hoangthanhtung]

s0shinde пише:

Приклад коду:завжди @ (Clk posedge або negedge Resetn)

починати

якщо (! Resetn)

починати

rstn <= 1'b0;

async_rstn <= 1'b0;

кінець

ще

починати

rstn <= 1'b1;

async_rstn <= rstn;

кінець

кінецьВикористовуйте цю aync_rstn скинути провалів.
Наприклад:завжди @ (Clk posedge або negedge async_rstn)

починати

якщо (! async_rstn)

д "= 1'b0;

ще

д <= D;

кінець

 

[vcnvcc]

мій метод відстоювання скидання асинхронно і синхронно deasserting скинути це

регістр, який скинути сигнал, який приходить до нас ззовні .... тепер у або, що реєструється сигнал за участю інших .... поправте мене, якщо їм неправильно ..

 

[s0shinde]

Привіт vccvnc,
Опції ви запропонували таку ж як у мене.Додано через 8 хвилин:Привіт vccvcn,
Єдина проблема, з вашої схеми є те, що, якщо затримки з 2 входи АБО воріт різні, будуть якісь збої виробництва, на відміну від схеми, в яких я вже згадував.Якщо є збої в aynchronous введення себе, вони будуть присутні на виході обох наших ланцюгів.Нічого проти вашої схемою, просто хотів би відзначити його для Вас.

Спасибі
s0shinde

 

[vcnvcc]

Ой спасибі Mr.Shinde