сигналу і змінної .... у Verilog

[Guru59]

Хай.

Я новачок в verilog.i потрібно знати, як оголосити SIGNAL і змінної в Verilog ...

заранее спасибо

 

[aji_vlsi]

Guru59 пише:

Хай.Я новачок в verilog.i потрібно знати, як оголосити SIGNAL і змінної в Verilog ...заранее спасибо

 

[Guest]

привіт guru59,

У Verilog, будь то вибір сигналу або змінною, буде залежати від:
(1) провід або експлуатації використовується
(2) завжди або призначити використовується

Наприклад, змінна буде виглядати наступним чином:
р-Y;
завжди Y <= 1;
/ / Це називається неблокірованний Процедурні присвоєння.
/ / Але це можливо тільки в початковій постановці.
/ / Точно так само змінна може використовуватися тільки усередині заяву процесу.

Наприклад, сигнал буде виглядати наступним чином:
Дріт п;
призначити п = 1 / / Зверніть увагу, що дріт використовується тільки для того чи InOut.Ніколи за виведення, оскільки провід для читання, але не замкненому або зареєстрованими для виводу.

Крім того,
р-Y;
завжди @ (posedge годин) Y = 1;
/ / В даному випадку, рег виводиться сигнал, який зареєстрований або корпусу.

 

[Guru59]

Дякуємо вам за це ажи і Скайай ........

Хто-небудь з вас може завантажувати будь-які матеріали, що стосуються блокування і неблокуючим заяви .............

 

[anishrai]

Пошук книги "Verilog HDL ... керівництво по цифровій дизайн і синтез" Саміра palnitkar ...... його хороші книги ...