розподілених обчислень

[Deepa]

HI,
Я намагаюся написати код до динамічно переконфігурувати 2 мультиплексори ... як Є 2, 4 * 1 мультиплексування, з якими 8 * 1 мультиплексування робиться .., коли не потрібно, 1 квітня * 1 мультиплексування не повинно відбуватися у місці ..
Як я можу змінити свій код так, щоб ця робота ..

 

[echo47]

Схоже, вам потрібно годувати два 4-в-1 мультиплексорів в 2-в-1 мультиплексування.
Якщо ви показати нам свій код, я впевнений, що хтось може допомогти вам змінити його.

 

[Deepa]

а ось мій звичайний кодекс 4 лютого * 1 мультиплексорів для 8 * 1 мультиплексування ..

Модуль mux8_to_1 (I0, I1, I2, I3, i4, i5, № 6, i7, s0, S1, S2, а);
введення / 0, i1, i2, i3, i4, i5, № 6, i7, s0, S1, S2;
висновок про;
р-а;
р mux_out1, mux_out2;
MUX4_to_1 m1 (I0, I1, I2, I3, s0, S1, mux_out1);
MUX4_to_1 м2 (i4, i5, № 6, i7, S0, S1, mux_out2);
mux2_to_1 м3 (mux_out1, mux_out2, S2, а);
/ / # # # Будь ласка, відкрийте Verilog код тут # # #
endmodule

Модуль MUX4_to_1 (I0, I1, I2, I3, s0, S1, а);/ / # # # Будь ласка, відкрийте Verilog код тут # # #
введення / 0, i1, i2, i3;
висновок про;
введення S0, S1;
wire D0, D1, D2, D3;
Дріт о;

призначити d0 = ~ S0 та S1 ~ &i0;
призначити d1 = ~ S0 і S1 &i1;
призначити d2 = S0 та S1 ~ &i2;
призначити D3 = S0 і S1 &i3;
призначити O = D0 | d1 | D2 | D3;
endmoduleМодуль mux2_to_1 (I0, I1, S, O);
вхід I0, I1, з;
висновок про;
Дріт о;
призначити а = (I 0 і ~ ів) | (i1 і с);

/ / # # # Будь ласка, відкрийте Verilog код тут # # #
endmoduleтак і тепер, як я можу змінити свій код так, щоб він динамічно reconfigurable.please запропонувати поправки

 

[shakeebh]

Я розглянув ідею робити розподілених обчислень при вирішенні мій останній проект року.Відповідно до маленької зустрічей я з цього питання є те, що для того, щоб FPGA переналаштувати себе, у доведеться завантажувати свіжі біти конфігурації в пристрої з тим, щоб змінити зв'язку між різними логічними компонентами пристрою.Це можна зробити, поставивши процесор / PROM поруч і пов'язати його з висновками конфігурації FPGA.Тепер, коли стимул буде потрібно пристрій перебудувати його установки, процесор або PROM зробить роботу завантаження відповідних конфігураційних даних в FPGA.Таким чином, ви могли б зробити час виконання конфігурації.

Ваша ідея написання Verilog код переналаштувати FPGA-то я чую вперше.Скажіть, чи є деякі особи knowlegable вивів вас до цього, чи це ур власної задумі?Я запитую тому, що я хочу знати, якщо це дійсно можливо

 

[Aravind]

так shakeebh,
що Verilog код, написаний на простій, а не з настроюваної конфігурацією, харчування,
може у просто дати кілька прикладів кодів реконфігурованих то ми можемо дізнатися більше.якщо і є ур курс лекцій
спасибі

 

[shakeebh]

Мені дуже шкода Aravind Я не маю нічого переконфігуріруйте річ.Я ще нічого пов'язані між собою.Однак, не поділитися зі мною, якщо у вас є які-то!

 

[Deepa]

Що ви можете сказати про Xilinx в MicroBlaze .. я чув це використовується для запуску реконфігурації часу .. Ви можете сказати мені, як?

 

[shakeebh]

Я не знаю про цей пристрій.Я ж застосування записку від Xilinx опису типу засобів за часткової реорганізації вершини лінійки продуктів.Ви можете завантажити її (заяву до відома 290) від Xilinx сайт або скажи мені, і я буду завантажувати його тут