послідовної та комбінаційної логіки в VHDL

A

Alles Gute

Guest
У код VHDL, ми повинні розділити послідовної та комбінаційної логіки, в іншому випадку код буде obsolutely бути unsynthesizable.
Хіба це правильно?

 
Ви можете змішаних комбінаційних (І ЧИ НЕ ...) та послідовний (CLOCK процесу) у коді VHDL.

 
Неправильно!
Його хороша практика кодування окремих послідовних і комбінаційних логіки, але
навіть якщо ви змішуєте їх код буде синтезованого.

 
Ive завантажили деякі ppts р слід і комбінації ckts.
Вибачте, але Ви повинні увійти, щоб переглянути це вкладення

 
Я думаю, це краще кодування практиці мають sewuential логіки і комбінаційних logoc окремо.Деякі досвідчені оленяча шкіра кодер подобається їх код стає більш redable спробувати клуб разом належним

 
Ви можете легко змішувати їх разом.Колись, структура програми стане більш чіткою зі змішаним типом визначення.Крім того, вона буде більш легкою для синтезатора для оптимізації коду.Наприклад, якщо ви хочете визначити простий суматор з засувкою на виході, я думаю, що це будівництво:
Код:ПРОЦЕС (CLK)

BEGIN

IF (clk'EVENT І CLK = '1 '), то

C_latch <= A B;

END IF;

"Завершити процес";

 
Поділ послідовної логіки від compinational полегшити процес синтезу, і зробити його easyer для відстеження та налагодження коду.

використовуючи або метод, ваш дизайн буде synthesisable.

 
Я не згоден з вами Gute ...
1 може бути комбінаційної схеми ... і послідовних схем .....
але все це залежить від проектних вимог .... поєднання комбінаційної логіки і послідовної логіки синтезованого .....

 
Так, я згоден з NAND ворота., Коли і синтезувати код U повинен бути в змозі у ciscern отримали правильний результат чи ні, inspection.so, якщо у окремих коді і використовувати гарну практику кодування, як не за допомогою змінних в тактовою процесів , а також код так, щоб непотрібні перемикачі не виводяться ур дизайн повинен бути втирають синтезованого.

що стосується
Amarnath

 
You must log in or register to reply here.

Welcome to EDABoard.com

Sponsor

Back
Top