етап узгодження в PLL

[Guest]

Привіт усім.

Я б хотів, щоб дизайн PLL для множення частоти.Я хочу мультіплірованная вихід VCO для узгодження вхідного сигналу.Проте, оскільки виробництво поширюється VCO через дільник, вихід VCO не можуть узгодити фази опорного сигналу.Як я можу вирішити цю проблему?

що стосується

 

[khouly]

якщо PLL в стан блокування, які означають дві частоти "входів фазового детектора"
якщо вони не будуть погодити це залежить від типу фазового детектора
деякі види дають нуль, коли вони мають фазовий зсув на 90 градусів
1 / 4 циклу в часі
або рН у розроблена є статична похибка фази так у необхідно змінити тип зробити його типу PLL II скасувати статична похибка фази

 

[yibinhsieh]

Зазвичай я ставлю фіктивний затримки введення годинник відповідно затримки перегородками.Ібінь

 

[Wenye]

Існує простий спосіб для досягнення нульової фази помилка, яка полягає у використанні "Zero Dely буфера" IC.Це загальне пристрій можна отримати деякі Виробник такі як ICS, Cypress.

Якщо ви хочете, щоб дизайн один вашої власної особистістю, то ви повинні розглядати addtional помилка фази між дільника повноважень і виході дільника.

Корисний спосіб вирішення цієї проблеми необхідно додати "лінії затримки", щоб зробити висновок фази матч введення Сингаї.

Бажаємо успіху!
Wenye