високий імпеданс в VHDL

[btminzon]

привіт, в мене є сумніви, з використанням високих опору в VHDL:

У мене є два imputs, EAB01 (0) і EAB01 (1).

якщо (EAB01 = "01"), то
р <= даних;
selec_toff <= "10";
ELSIF (EAB01 = "10"), то
р <= даних;
selec_toff <= "01";
ELSIF (EAB01 = "11"), то
reg_16 <= dados;
create_toff_16bit <= selec_toff;
ELSIF ((EAB01 = "00") або (EAB01 = "ZZ")), то
create_toff_16bit <= "00";
кінець, якщо;

з selec_toff і create_toff_16bit було,

сигнал selec_toff: std_logic_vector (1 downto 0);
сигнал create_toff_16bit: std_logic_vector (1 downto 0);
EAB01: у std_logic_vector (1 downto 0);але це призначення не працює.Як я можу виявити високий опір?спасибі

 

[Guest]

Існує ніякої можливості виявити високу стан impidance в sintizable модель VHDL.Тому що, коли у вас є два або більше пристроїв для з'єднання завжди є струм витоку або тягти резистор (рекомендовано).
Крім того, в коді я б рекомендував використовувати сазе а якщо-ELSIF ELSIF будівництва ..

З повагою,

 

[aji_vlsi]

При моделюванні можна використовувати std_match функції для цього.

HTH
Ajeetha, CVC
www.noveldv.com