Як зменшити навантаження CLK (CLK навантаження 6255)?

[xtcx]

Привіт друзі!, Я використовую Xilinx ISE 10x версії і в моїй конструкції я використовую синхронних 40MHz CLK Вхід для моєї SPARTAN 3 CHIP.Ім'я екземпляра для CLK вхід CLK.

.

Коли я побачив в доповіді Clk в PAR, це показує, CLK навантаження 6255.Я не розумію, якщо це багато навантаження створює будь-яких проблем, таких як бідні маршрутизації і тактовою частотою або погане виступ! ... З моїм дизайном просто дає бідним часу годинник Шифрування до 38MHZ, де, як очікується частота CLK чи є 40MHz .... є все, що я в змозі впоратися з навантаженням CLK?. Або я можу поділитися CLK ресурсів? ... Будь ласка, допоможіть мені зняти цей сумніви !.... Спасибі, хлопці

 

[shitansh]

HI,

Спробуйте провести ваші годинники від годинника вхід буфера, а потім використати його.

Це може допомогти.

-
Shitansh Vaghela

 

[xtcx]

Не могли б Ви більш конкретно?. Перед тим як використовувати годинник в різних процеси в моїй конструкції, я поділився годинник на багатьох місцевих буферів (сигнали в цьому case.But було ніякого сенсу в цьому. Однак я не пробував використовувати в буфер IC ресурсів, таких як "BUFG". Ви сенс буферів, як BUFG, BUFGMUX т.д. ?....