Чи повинні бути завжди інших?

H

hallovipin

Guest
Що є метою скинути як ISE сама ініціалізувати всі регістри 0 на початку виконання. коментар? /
 
для цілей моделювання, його mendatory перезапустити кілька Нових за наприклад, якщо ви робите т Somthing як цей суд = Count + 1 ви повинні мати, щоб змінити свій "рахунок" регістр
 
що ж, якщо ви хочете включення живлення або скидання в '1 '? початкових станів повинні бути скинуті. лічильників. Тоді є питання про моделювання, де все за умовчанням 'U' в VHDL.
 
Більшість програмувальних логічних пристроїв (CPLD або FPGA) мають скидання при включенні харчування в якості апаратної функцією. Там може бути також можливість підключення виділений вхід скидається в existiing скидання логіки. Комплекс дизайн зазвичай потрібно скинути функціональності користувач логікою, в більшості випадків, зовнішнього скидання повинні бути синхронізовані з годинником для досягнення надійного поведінки. Можливі розбіжності між синтезом і функціонального моделювання спеціального випуску. 'U' проблема з неініціалізовані сигнали, хоча в основному дратує, слід розуміти як функцію, щоб попередити дизайнера про відсутніх скидання для конкретних сигналів. Якщо ви впевнені, що хочете просто покладатися на включенні за замовчуванням, просто додайте початкового стану сигналу визначення. Це буде правильно зрозуміла як, компілятор дизайн і симулятор.
 
Що це за 'U' проблеми. Я використовую Verilog та моделювання після синтезу відмінно працює для мене. @ FVM Що я дізнався, що «початковий» блок не вважається в момент синтезу. Так як для ініціалізації сигналів без перезавантаження? За замовчуванням кожен регістр і змінна встановлена в 0 на харчування.
 
[Цитата] Що це за 'U' проблеми. [/ Цитата] ModelSim бере на себе "і" для всіх неініціалізовані сигналів. [Цитата] Те, що я дізнався, що «початковий» блок не вважається в момент синтезу. [/ Цитата] Це залежить від вашого синтезу інструмент. Altera Q.uartus реалізує Verilog початкових блоків відповідно ініціалізовані VHDL сигнали апаратного скидання при включенні харчування стан. Але я бачу, що вони ігноруються, наприклад, за допомогою компілятора дизайн Synopsys. Я не знаю про інших інструментів.
 
Це завжди гарна практика, щоб додати скидання стан процесу. POR саме те, що він говорить, що це: скидання при включенні харчування, при цьому не контрольований спосіб скинути ваші сигнали до певного умові. Навіть якщо ISE додає скинути себе, ви ніколи не знаєте, якщо ви збираєтеся використовувати ISE завтра знову, і тоді у вас є проблеми.
 
да завжди повинно бути скинуті. це запобігає отримання сигналів від невизначених значень або значень сміття особливо, коли ви робите апаратної реалізації
 
Що є метою скинути як ISE сама ініціалізувати всі регістри 0 на початку виконання. коментар? /
 
для цілей моделювання, його mendatory перезапустити кілька Нових за наприклад, якщо ви робите т Somthing як цей суд = Count + 1 ви повинні мати, щоб змінити свій "рахунок" регістр
 
що ж, якщо ви хочете включення живлення або скидання в '1 '? початкових станів повинні бути скинуті. лічильників. Тоді є питання про моделювання, де все за умовчанням 'U' в VHDL.
 
Більшість програмувальних логічних пристроїв (CPLD або FPGA) мають скидання при включенні харчування в якості апаратної функцією. Там може бути також можливість підключення виділений вхід скидається в existiing скидання логіки. Комплекс дизайн зазвичай потрібно скинути функціональності користувач логікою, в більшості випадків, зовнішнього скидання повинні бути синхронізовані з годинником для досягнення надійного поведінки. Можливі розбіжності між синтезом і функціонального моделювання спеціального випуску. 'U' проблема з неініціалізовані сигнали, хоча в основному дратує, слід розуміти як функцію, щоб попередити дизайнера про відсутніх скидання для конкретних сигналів. Якщо ви впевнені, що хочете просто покладатися на включенні за замовчуванням, просто додайте початкового стану сигналу визначення. Це буде правильно зрозуміла як, компілятор дизайн і симулятор.
 
Що це за 'U' проблеми. Я використовую Verilog та моделювання після синтезу відмінно працює для мене. @ FVM Що я дізнався, що «початковий» блок не вважається в момент синтезу. Так як для ініціалізації сигналів без перезавантаження? За замовчуванням кожен регістр і змінна встановлена в 0 на харчування.
 
[Цитата] Що це за 'U' проблеми. [/ Цитата] ModelSim бере на себе "і" для всіх неініціалізовані сигналів. [Цитата] Те, що я дізнався, що «початковий» блок не вважається в момент синтезу. [/ Цитата] Це залежить від вашого синтезу інструмент. Altera Q.uartus реалізує Verilog початкових блоків відповідно ініціалізовані VHDL сигнали апаратного скидання при включенні харчування стан. Але я бачу, що вони ігноруються, наприклад, за допомогою компілятора дизайн Synopsys. Я не знаю про інших інструментів.
 
Це завжди гарна практика, щоб додати скидання стан процесу. POR саме те, що він говорить, що це: скидання при включенні харчування, при цьому не контрольований спосіб скинути ваші сигнали до певного умові. Навіть якщо ISE додає скинути себе, ви ніколи не знаєте, якщо ви збираєтеся використовувати ISE завтра знову, і тоді у вас є проблеми.
 
да завжди повинно бути скинуті. це запобігає отримання сигналів від невизначених значень або значень сміття особливо, коли ви робите апаратної реалізації
 
You must log in or register to reply here.

Welcome to EDABoard.com

Sponsor

Back
Top