Потрібна термінова допомога для Xilinx FPGA!

[EDA_hg81]

Волею випадку, ми з'єднали Vcco для вихідних сигналів LVDS від 2.5V до 3.3V на друкованій платі.

Ми все ще можемо призначити сигналів LVDS рівня всередині програми, а I / O напруги 3.3V зовні.

Те, що ми повинні зробити, щоб виправити це?

У нас немає часу, щоб виправити на друкованій платі.

Будь-які пропозиції вітаються.

 

[Gunship]

EDA_hg81 пише:

Волею випадку, ми з'єднали Vcco для вихідних сигналів LVDS від 2.5V до 3.3V на друкованій платі.Ми все ще можемо призначити сигналів LVDS рівня всередині програми, а I / O напруги 3.3V зовні.Те, що ми повинні зробити, щоб виправити це?У нас немає часу, щоб виправити на друкованій платі.Будь-які пропозиції вітаються.