Помилка породжених Design_analyzer від Synopsys (DDX-2)

[Aminos]

я намагався синтезувати мій проект з використанням design_analyzer та аналізу крок працює правильно, але розробки заходів генерує таке повідомлення:
"ПОМИЛКА: у", дизайн мультиплікатора connectionto порт "а" інстанції 'half_multiplier_0 є занадто вузьким. (DDX-2)

хто може мені допомогти, будь ласка, щоб вирішити цю проблему,

спасибі заздалегідь,

Aminos

 

[Gliss]

Є порти різних розмірів?Опублікувати HDL, що ви Тайрінг синтезувати.

 

[Aminos]

порти різних розмірів, але їм, використовуючи тільки біти, які мені потрібні:
приклад
Припустимо, що: std_logic_vectot (5 downto 0)
B: std_logic_vector (10 downto 0),
я ставлю в моєму VHDL код:
=> B (5 downto 0),

функціонального моделювання (ModelSim) до synthezis працює правильно, ООП в synthezis

 

[Gliss]

=> B (5 downto 0)

повинні бути:

<= B (5 downto 0);

 

[Aminos]

Так, я знаю це, але цей сигнал instanciation компоненти:
half_multiplier: множник
порт карті (
=> B (5 downto 0),
.
.
.
);

 

[Gliss]

Я не знаю, якщо все синтезатори може обробляти піделементи об'єднань.Чи можете ви спробувати ще синтезатор?

 

[Aminos]

на жаль, немає, тому що ми повторно повинен працювати саме на цьому ynthesizers, чи є у вас інші ідеї, щоб уникнути цієї проблеми?

 

[Gliss]

Інші, ніж робити шини шириною ж, ні.
Завантажити безкоштовний синтезатор, як Xilinx ISE і перевірити його.Може бути, це просто DC в цьому вся проблема.Weird.