Загальні поради читання кодексу Verilog

[davyzhu]

Привіт всім,

Чи є які-небудь загальні поради читання Verilog код.Я хочу, щоб збирати ці поради, щоб прискорити код швидкості читання.

Наприклад, я буду читати вхідного сигналу першого і відстежувати їх до виходу?
І я буду читати зверху вниз або знизу вгору?
І я буду читати "завжди" блок у першу чергу?

Будь-які питання і коментарі вітаються

<img src="http://www.edaboard.com/images/smiles/icon_smile.gif" alt="Посмішка" border="0" />З повагою,
Деві

 

[jjww110]

по-перше, ви повинні з'ясувати, funtion модуля!

 

[Beowulf]

Ось так ... визначити функції будь-який модуль.
У ієрархічному порядку, подивіться на верхню рівні модуля і розібратися дизайн, клей логіки, пам'яті інших блоків і бібліотек від постачальників т.д.
Спробуйте створити блок рівня про те, як здійснюється проектування
Малюнок з DataPath і подивитися на ті модулі, перший
в рамках модуля, визначити входи і виходи
шукати державної машини і визначити потік
Інша частина коду буде логіки і буферів для заходів

Я не можу узагальнювати більше.Тоді вона буде варіюватися залежно від дизайну, що робить

 

[Guest]

ми можемо зрозуміти, що було здійснено в коді при повній відсутності даної функції,?

R \

 

[laglead]

Beowulf писав:

Ось так ... визначити функції будь-який модуль.

У ієрархічному порядку, подивіться на верхню рівні модуля і розібратися дизайн, клей логіки, пам'яті інших блоків і бібліотек від постачальників т.д.

Спробуйте створити блок рівня про те, як здійснюється проектування

Малюнок з DataPath і подивитися на ті модулі, перший

в рамках модуля, визначити входи і виходи

шукати державної машини і визначити потік

Інша частина коду буде логіки і буферів для заходівЯ не можу узагальнювати більше.
Тоді вона буде варіюватися залежно від дизайну, що робить

 

[Guest]

Я думаю, Дебюссі дуже корисно прочитати код.

 

[jameshou082705]

Я думаю, ви повинні почати з розробки специфікації, і на основі інтеграції карти, якщо вони є, з'ясувати всі МО і розуміти їх визначення
і основні функції.

Я згоден з вищевказаних посад, що вона повинна бути заснована на функціональні підрозділи для комплексного проектування, розуміння їх функціональності та інтерфейсів з іншими функціональними підрозділами.Дебюссі, певну роль можуть грати допомагає щодо відстеження сигналів та каналів зв'язку.зауважень протягом кожного коду файл повинен бути також дуже корисні.

Джеймс,

 

[love2read]

Верді дуже добрий інструмент для читання Verilog код

 

[Beowulf]

Для клею логіки:
Chk це загальне визначення:
ч ** P: / / en.wikipedia.org / вікі / Glue_logic

Існує немає точного визначення клею логіки.У апаратних засобів (з використанням HDL), ми іноді використовують третій учасник IP, як говорять деякі пам'яті ядра / ядер логіки породжених Xilinx основного генератора або, може бути якоїсь моделі пам'яті і т.д. Іноді інтерфейс, що ми не може бути точно сумісні з даними IP.Ми розробляємо деякі користувальницькі обладнання (як зазначено в definiton вище), щоб зробити інтерфейс роботи.Це клей логіки, деякі називають її оболонка (оболонка має також інші значення specfic).

Коментарі або інших визначень членів також допоможе тут.

BeoДодано після 1 хвилин:Heres інше визначення:
ч ** P: / / computing-dictionary.thefreedictionary.com/glue логіка

 

[wangkl]

Коли у переглянути дизайн, u'd краще отримав спектр функцій, включаючи Описи в першу чергу.
Тоді і може мати огляд на код для проектування ієрархії.
Уточнювали скидання стратегії.
Зробити зніміть годинник доменів.
Зробити очищення потоків даних шляху.
Зробити ясно, як протокол для вирішення даних.
І, нарешті, вивчити, як керувати потоком даних.

 

[anovickis]

wangkl - добре сказано, що дуже схожа на мою прийнятої стратегії

кожному з цих пунктів вимагає _seperate_ і _distinct_ вивчення, перш ніж точна функція може бути зрозумілий.

Додам, що багато проектів документація неіснуючих або невірних бідних - так що будьте обережні, якщо ви починаєте з першою.

Я виявив, що швидко отримати деяке уявлення таких інструментів, як synplify, Леонардо, Дебюссі може бути дуже корисно для візуалізації та відстеження шляхів у процесі розробки.

У деяких випадках, коли ви, як і раніше неясні функції воно також допомагає налаштувати (RTL рівень) моделювання і зробити деякі зауваження.