Використання підготовки звітів в моєму RTL?

[bh_letters]

Привіт,

Чи можу я використовувати підготовки звітів в моєму RTL для FPGA дизайн.Якщо так, то які-небудь зміни в FPGA Дизайн потоку?Створити чи заяву автоматично elobrate в процесі синтезу?

Спасибі

 

[Sparc]

так, у можете використовувати підготовки звітів в RTL для проектування FPGA.Якщо якесь пристрій використовується більш і знову в дизайні і ур ур Мета оптимізації швидкості і ур готові відмовитися від району, створювати представляє собою більш компактний спосіб запису RTL.Це просто стиль кодування і не впливає на FPGA дизайн Flow.

 

[bibo1978]

Я згоден, але це залежить тільки від синтезу інструмент так, якщо у вас встановлена стара версія інструмент синтезу або слабкий варіант я рекомендую, щоб ви не використовували генерувати заяву, а також додає складності до імені компонента в EDIF стиль
Так насправді хороший стиль кодування вимагають, щоб ви не використовуєте генерувати заяву, але я іноді використовував їх, і все працювало нормально зі мною

 

[nashafi]

Я другою цієї решітки коментарі.Але це залежить, що ви на самому справі проектування.Якщо її застосування як DSP і т.д. РПІ, це займе багато часу, щоб написати код і генерувати рятує вас від те, що за рахунок області по крайней мере.