Xilinx ISE 9.1i WebPack SP 3, закритий попередження годинник

[cyboman]

Я новачок у цифровій дизайн і не знають, інструменти, що добре. Я використовую Nexys 2 і FPGA Xilinx ISE 9.1i WebPack SP 3 для синтезу і реалізації. Я закодував простий лічильник Джонсона, але після реалізації я отримав наступне попередження: [цитата] Створено netgen файл журналу 'time_sim.nlf. Виконання C: \\ Xilinx91i \\ Bin \\ NT \\ bitgen.exe-intstyle ІНО-е "johnson_counter_top.ut" "johnson_counter_top.ncd" "johnson_counter_top" "johnson_counter_top.pcf" PhysDesignRules: 372 - Gated годинник. Clk_out годин чистого здобутий шляхом комбінаторного шпилькою. Це не є гарною практикою дизайну. Використання контактних CE для контролю завантаження даних в фліп-флоп. Виконання ver1-> rev1: 0 помилка (а), 1 попередження (я) здійснення закінчилося попередженням (и). [/ Цитата] дизайн, здається, працює, але я ще хотів би знати, що робить попередження маю на увазі. може хтось пояснити, що це означає і як я можу виправити це попередження. будь-яку допомогу та ідеї вітаються.

 

[vipinlal]

Ви можете розмістити код? - Vipin http://vhdlguru.blogspot.com/

 

[cyboman]

ось він [код] модуль johnson_counter_top (вхідний провід [3:03] БТН, вхідний провід MCLK, вхідний дріт [4:0] Ю, вихідний провід [7:0] Л. Д.); дріт clk_out;. clkdiv # (COUNTER_WIDTH ( 24), INDEX_WIDTH (5)) і0 (скидання (BTN [3:03]), CLK (MCLK), індекс (SW), clk_out (clk_out ));..... johnson_counter # (N (8)). u1 (CLK-класу (clk_out), скидання (БТН [3:03]), д (г )...); endmodule модуль clkdiv # (параметр COUNTER_WIDTH = 24, параметр INDEX_WIDTH = 5) (вихідний провід clk_out, вхідний провід CLK, вхід скидання провід, введення дроту [INDEX_WIDTH-1: 0] індекс); рег [COUNTER_WIDTH-1: 0] лічильника; / / двійковий лічильник завжди @ (posedge CLK або posedge скидання) починати якщо (скидання == 1) почати лічильник

 

[dilinx]

Привіт cyboman, попередження сама розповідає про проблеми і рішення. У ПЛІС, щоб уникнути проблеми синхронізації годин маршрутизації дається особливий догляд ... Ви не можете дозволити годинник, щоб йти в канал передачі даних. Це дасть попередження .... Dont ворота годинник, якщо це необхідно, використовувати ресурси FPGA годин (BUFGCTRL, BUFGCE і т.д.)

 

[vipinlal]

Нещодавно я бачив цей тип коду тут: http://www.sunburst-design.com/papers/CummingsSNUG2003Boston_Resets.pdf Просто зайдіть через pdf.They пояснили, як ваш код буде отримати синтезованого за цієї умови і як уникнути таких конструкцій. - Vipin http://vhdlguru.blogspot.com/

 

[dilinx]

Привіт cyboman, дивлячись на ур дизайн ясно, що "clkdiv" модуль ур проект буде реалізований з використанням ТМП і ТФ .... що означає "clk_out" збирається в дорогу даних .... Щоб цього уникнути використання DCM або PLL для "clkdiv" модуль .....

 

[cyboman]

[Цитата = dilinx] Привіт cyboman, дивлячись на ур дизайн ясно, що "clkdiv" модуль ур проект буде реалізований з використанням ТМП і ТФ .... що означає "clk_out" збирається в дорогу даних .... Щоб цього уникнути використання DCM або PLL для "clkdiv" Модуль .....[/ цитата] dilinx я дуже ціную допомогу, але є невелика проблема. Я дійсно новачок у цифровій дизайн і ПЛІС в цілому. Я дуже нової для нього, що навіть коли я читав підручники я не розумію їх. Я був би вдячний, якщо Ви могли б допомогти в реалізації ваших пропозицій. Як я можу використовувати DCM або PLL для модуля clkdiv? Це також допомогло б знати, що DCM є? (Я думаю, я знаю, що ФАПЧ, петля фазового автопідстроювання частоти). Будь-яка допомога вітається пс. я знаю, що це може бути недоцільно ставити питання, як у мене на форумах, як ці, але я, як кажуть, нуб. я дійсно хотів би дізнатися, на жаль, проте я не маю нікого поблизу, щоб навчити мене чи попросити про допомогу.

 

[dilinx]

PLL або DCM, і може costomize їх в coregen і його примірник в рейтингу модуля (замість "clkdiv" Модуль )..... Більш детальну інформацію про DCM і PLL пройти Xilinx FPGA керівництво користувача ..... якщо і є якісь сумніви, дайте мені знати .....