Xilinx DCM мінлива зміною затримки

[suquid29]

привіт,

Я шукаю простого коду VHDL, які можуть змінити затримки DCM етап у режимі "реального часу" (динамічно).не знайшов жодного в Мережі.

спасибо!

 

[karikalan_t79]

Xilinx в цей час не мають достатньо мати Альтера, що функції