Xilinx терміни аналізатора

[nikhilindia85]

чи може один пояснити, як це зробити в терміни Analysys xilinx.my дизайн надає терміни violations.its актуальною.

 

[echo47]

Це рішення проблем завдання, що варіюється від проекту до проекту.Для деяких загальних принципів, спробуйте "проектування" голову в ISE "Синтез та моделювання Дизайн Guide".Також читайте "слід" в главі ISE "Розвиток системи Довідкове керівництво".TRACE дозволяє визначити терміни проблем.

Якщо ваша конструкція відсутності часу на невелику величину, спробуйте збільшити МАП і зусиль налаштування PAR, або дозволити часу водіння відображення.Це звичайно збільшує терміни кілька, але не різко.

 

[vlsi_freak]

Привіт.

Перевірте ваш час першої доповіді.

Тепер подивимося шляху, який не відповідає часу.Спробуйте для реєстрації тих введення.Реєстрація сигналів буде мати гарний вплив на ваш час.Також бачимо, що регістр хронометражу опція включена в ваш синтезатор.

Іноді терміни звіти дають негативні терміни застій у I / O області.Ви можете знехтувати порушень у FPGA IO буферів.

Сподіваюся, що це допомагає.

Спасибі