Xilinx розрядних файлів

[Tomby]

Може хто-небудь сказати мені чи ISE бітових файлів генерує для різних режимах (тобто майстер / etc Слов'янський послідовний і JTAG) завжди те ж саме?Якщо ж то тільки шпильки режимі сказати, який режим фактично бути використаний для програмування FPGA?Що робити, якщо JTAG це доступно для всіх вибір режиму, наприклад в спартанських XCS фішки?Спасибо

 

[zcq]

I Dont думаю, що вони однакові.Гадати!
Надії хто-небудь може це підтвердити!

 

[ktuluboy]

Я точно знаю, що якщо ви підключите порту JTAG і спробуйте завантажити файл з БІТ, вона замінить будь-який з режиму програмування вибрано режимі PIN-коду.

Для різниці між двома розрядних файлів .... Там різниця між двома з них ... і я думаю, що це лише один біт у файлі BIT (але я не настільки впевнений у цьому).

Ktuluboy

 

[ktuluboy]

Ах, да ...Я не пам'ятаю, з Xilinx ISE 4.2 ... але я знаю, що з Xilinx ISE 5.1, при спробі програми трохи файлів через JTAG, яка була сгенерирована почати з CCLK Зробити це, починаючи годин, програма видасть попередження Вам про це (а я думаю, що прошу Вас змінити розрядної файлової використовувати належне починаючи годин).

ktuluboy

 

[tlp71@hotmail.com]

Єдина відмінність полягає у пристрої або на архітектуру, екс Serial пром або паралельно.
Поки що.
Г.

 

[Ohh2]

За той же дизайн ви можете мати різні команди конфігурації (включаючи параметри) в потоці.Наприклад, ви можете вказати або за допомогою JTAG годинник або CCLK.