VHDL питання може хто допоможе мені

[derrick_chi]

Мені потрібно знати, що саме не так з дизайном для цієї державної машини. Мені потрібна людина, щоб подивитися і допомогти мені з цим. особи Test1_Module це порт (clk_count: У STD_LOGIC_VECTOR (7 DOWNTO 0); finished1, RST, CLK, INPUT_SIGNAL1, INPUT_DELAYED: У std_logic; ld_output, Up_Down, зроблено, ld_accs, clr_count, cnt_cntrl, SEL1: OUT std_logic; max_sc: OUT INTEGER РЯД 0 до 256); кінця Test1_Module, архітектура Поведінкові з Test1_Module є стан типу IS (state0, State1, State2, state3, state4); СИГНАЛ pr_state, nx_state: стан, почати процес (CLK, RST) почати якщо (RST = '1 ' ), то pr_state

 

[lambtron]

Як щодо викладання [і] коментарі [/U] в код, щоб інші могли отримати деяке уявлення про те, що ви намагаєтеся досягти з державною машиною?

 

[bansalr]

Це гарна ідея, щоб поставити деякі коментарі. Кілька зауважень. 1. У стані 2 і стан 3 готової перевіряється стан transition.Is, що правильно. Відпочинок всі держави мають один цикл. 2.The виходи наводяться combinationally.

 

[dcreddy1980]

[Цитата = derrick_chi] Мені потрібно знати, що саме не так з дизайном для цієї державної машини. Мені потрібна людина, щоб подивитися і допомогти мені з цим. особи Test1_Module це порт (clk_count: У STD_LOGIC_VECTOR (7 DOWNTO 0); finished1, RST, CLK, INPUT_SIGNAL1, INPUT_DELAYED: У std_logic; ld_output, Up_Down, зроблено, ld_accs, clr_count, cnt_cntrl, SEL1: OUT std_logic; max_sc: OUT INTEGER РЯД 0 до 256); кінця Test1_Module, архітектура Поведінкові з Test1_Module є стан типу IS (state0, State1, State2, state3, state4); СИГНАЛ pr_state, nx_state: стан, почати процес (CLK, RST) почати якщо (RST = '1 ' ), то pr_state