VHDL код, необхідний ...

[dimitarlazarevski]

Чи може одна надати мені для послідовного коду в паралельний з.Він повинен мати 6 біт з даних.Серіал у даних я повинен покласти його руку в двійковому коді.Плата Xilinx Spartan 3E; чіпсет?XC3S100E; TQ144

BASYS (Основні Board System) Digilent
Спасибі у

 

[Guest]

дивитися в www.opencores.org

 

[Guest]

Базовий послідовний до паралельного перетворення всього кілька рядків коду.Можуть бути й інші вимоги, поки не скажу.
Код:

сигнал SR: std_logic_vector (5 downto 0);

починати

процес (CLK);

починати

якщо rising_edge (CLK), то

починати

СР <= СР (4 downto 0) і Si;

цілі;

цілі;

цілі;

 

[shnain]

Привіт,

Просто деякі enhancments:

Код:сигнал SR: std_logic_vector (5 downto 0);

...починати

...процес (CLK, RST);

починатиякщо RST = '0 ', потім

СР <= (іншими <= '0 ');ELSIF rising_edge (CLK), то

СР <= СР (4 downto 0) і Si;ENDIF;цілі;

 

[kalyansrinivas]

Я думаю, ви можете використовувати вбудовані блоки SerDes (м'які блоки) для цього. Ви можете скористатися примітивним визначення з даних аркуша Xilinx.