R
ramzitligue
Guest
Привіт, я написав програму на VHDL:
особа Б
Порт (A0: у std_logic_vector (7 DOWNTO 0);
A1: в std_logic;
S: з std_logic_vector (7 DOWNTO 0));
кінець B;
Поведінкові архітектура В є
починати
Процес (A1)
починати
якщо a1 = '1 ', то
S <= A0;
ще
S <= (інші => 'Z');
End If;
Наприкінці процесу;
Поведінкові кінця;Потім я хочу, щоб підключити вихід "S" компонента В до до входу іншого компоненту В1 і тут є компонентом програми b1:
особа В1
Порт (EN: у std_logic_vector (7 DOWNTO 0);
S1: з std_logic_vector (7 DOWNTO 0));
кінець b1;
Поведінкові архітектура від В1
починати
процесу (EN)
починати
якщо EN / = "ZZZZZZZZ", а потім
S1 <= EN;
ще
S1 <= (інші => 'Z');
End If;
Наприкінці процесу;
Поведінкові кінця;Проблема, що після узагальнення я не знайти компонент В1 в RTL schematic.can ви допомогти мені, будь ласка?
особа Б
Порт (A0: у std_logic_vector (7 DOWNTO 0);
A1: в std_logic;
S: з std_logic_vector (7 DOWNTO 0));
кінець B;
Поведінкові архітектура В є
починати
Процес (A1)
починати
якщо a1 = '1 ', то
S <= A0;
ще
S <= (інші => 'Z');
End If;
Наприкінці процесу;
Поведінкові кінця;Потім я хочу, щоб підключити вихід "S" компонента В до до входу іншого компоненту В1 і тут є компонентом програми b1:
особа В1
Порт (EN: у std_logic_vector (7 DOWNTO 0);
S1: з std_logic_vector (7 DOWNTO 0));
кінець b1;
Поведінкові архітектура від В1
починати
процесу (EN)
починати
якщо EN / = "ZZZZZZZZ", а потім
S1 <= EN;
ще
S1 <= (інші => 'Z');
End If;
Наприкінці процесу;
Поведінкові кінця;Проблема, що після узагальнення я не знайти компонент В1 в RTL schematic.can ви допомогти мені, будь ласка?