Verilog-XL моделювання помилку

[lahaha]

Коли я намагався імітувати invertor з Verilog-XL, я отримав дві помилки
(1)
Модуль або примітивної (nmos3) не визначено "ihnl/cds0/netlist", 19: nmos3 MN0 (. D (З),. G (В),. S (cds_globals.gnd-));
(2)
аналогічно (1), але це pmos3

Я використовую для цього gpdk моделювання.Чи є це проблемою установки?
Будь ласка, допоможіть!

 

[yaxazaa]

Ви включають примітивні фото?

 

[lahaha]

Як включити його?
Будь ласка, допоможіть!

 

[joe2moon]

Verilog-XL являє собою ворота (комірки) рівні симулятор,
а не для транзисторних рівня моделювання.

Якщо ви хочете, щоб імітувати ваші invertor в SPICE, то ви можете
-1) Змінити nmos3 на "nmos", і pmos3 на "pmos"
(nmos і pmos є Verilog заздалегідь певної моделі.)

-2) Визначте ваші nmos3 і pmos3 моделювання, наприклад, примітивний

Примітивний your_mux (Y, A, B, S);
виробництва Y;
введення А, В, С;
стіл

/ / ABS: Y
/ /
1?0: 1;
0?0: 0;
?1 1: 1;
?0 1: 0;
0 0 Х: 0;
1 х 1: 1;
endtable
endprimitive / / your_mux