Verilog VHDL для перекладу 1

[brunokasimin]

привіт,

Ось мій маленький Verilog код:

sel_ram <= оп і (wb_i_adr [31:30] == 2'b11);
sel_rom <= оп і (wb_i_adr [31:30] == 2'b00);
sel_io <= оп і (wb_i_adr [31:30] == 2'b01);

і я переведена на VHDL:

якщо wb_i_adr (31 downto 0) = "11", а потім
sel_ram <= ор і "11";
якщо wb_i_adr (31 downto 0) = "00", а потім
sel_rom <= ор і "00";
якщо wb_i_adr (31 downto 0) = "01", а потім
sel_io <= ор і "01";

чи є помилка перекладу??коментарі цінуються
THX в країнах з розвиненою

Бруно

 

[pavan.ps]

Привіт ..Перехід через цей шматок коду VHDL.

якщо (wb_i_adr [31 downto 30] = "11"), то
sel_ram <= ар;
ELSIF (wb_i_adr [31 downto 30] = "00"), то
sel_rom <= ар;
ELSIF (wb_i_adr [31 downto 30] = "01"), то
sel_io <= ар;
кінець, якщо;