Verilog Testbench за обличчям VHDL

[yasser_shoukry]

Як я можу написати код випробувальний стенд для використання Verilog VHDL Design?

Спасибо заранее

 

[news]

Robiąc dziś zakupy w sieci, możemy liczyć na to, że zostaną one dostarczone do naszych domów za darmo. W dniu darmowej dostawy bierze udział prawie tysiąc sklepów z całego kraju.

Read more...

 

[aji_vlsi]

yasser_shoukry пише:

Як я можу написати код випробувальний стенд для використання Verilog VHDL Design?Спасибо заранее

 

[yasser_shoukry]

Велике спасибі aji_vlsi, але як щодо ISE8.1 і ModelSim6.2?Чи вони потребують також деякі додаткові коди для отримання ними роботи?

Спасибо заранее

 

[aji_vlsi]

yasser_shoukry пише:

Велике спасибі aji_vlsi, але що про ISE8.1 і ModelSim6.2?
Чи вони потребують також деякі додаткові коди для отримання ними роботи?Спасибо заранее