V
varunvats69
Guest
Привіт всім, я початківець програміст Verliog. тільки почав з Verilog HDL Palnitkar в н я застряг з цієї основної програми в здійсненні цієї книги. Питання: Що було б виходом із наступних? засувка = 4'd12, $ дисплеєм ("Поточне значення засувки =% б \ п", клямка); Так як це шматок не компілюється як такої, я намагався, щоб доповнити його сам, так що він компілює. Ось він іде: ---------------------------------------------- ------- модуль засувку, рег latch1, початкова latch1 = 4'd12; початкову суму в розмірі дисплея ("Поточне значення latch1 =% б \ п", latch1); endmodule --------- ---------------------------------------------- Він зробив компіляції, але Я зіткнувся з проблемою: 1. Я очікую, що результат - поточне значення latch1 = 1100, але те, що я отримую - поточне значення latch1 = 0 Питання: Чому це так? Я не знайомий з початковим / початок / кінець звітності i'jus зважився на Verilog Н.І. намагався покласти його разом seein інших прикладів, які чудово працювали. Але тим не менш зробити просвітити мене ур відповіді. всі майстри там шкода, якщо це був Q прослуховується у але т більше таких Comin в майбутньому [
]
]