Verilog держави Призначення - еквівалент логіки в Verilog

[vlsi_freak]

Привіт Все, У VHDL, ми можемо записати той же набір логіки для кількох держав, як показано нижче, коли STATE_A | STATE_B => ---- ----- Як ми пишемо еквівалент логіки в Verilog. Будь ласка, допоможіть мені. З повагою, урод

 

[teja321]

STATE_A, STATE_B:

 

[sudhirkv]

і можна використовувати завжди @ (STATEA або STATEB)

 

[Syswip]

Привіт vlsi_freak, в Verilog для FSM ви повинні використовувати випадок () ... ENDCASE, і ви повинні призначити наступний стан всередині корпусу блоку. Якщо ви поясните, що ви хочете, щоб ви отримаєте кращу допомогу. З найкращими побажаннями,