Verilog Стиль кодування

[prisnow]

Для налагодження reduing зусиль, як писати кращі RTL-код?
Спасибо

 

[xmizi]

Ну, це занадто велика тема.Отладка є неминучим.Але кілька керівного тримати RTL код відповідно до netlist полягає в тому, що:

1.Ніколи не залишайте ніяких сигналів чутливості в області Комбінаторний список блоку.
2.Окремий блок комбінаційному з послідовних блоку;
3.ніколи не порівняти з будь-якою сигнал 'X' або 'Z';
4.Будьте обережні, про блокування і не блокує поступки.

Під час налагодження, встановити деякі моніторингу сигналів.Він завжди допоможе.

Просто мої два цента.

 

[Guest]

Для випробувальних стендів - будь-який стиль буде робити - до тих пір, як і інші члени команди можуть зрозуміти.Намагайтеся використовувати як багато хто відзначає
І символів (для імен змінних), як можна.
Для Сінтез - спробуйте слідувати Synopsys HDL (Verilog) Керівництво користувача.
nLint з Новас (або Дебюссі) буде перевіряти ваш код на стиль (і багатьох інших помилок) - шлях до фактичного Сінтез -
таким чином ви заощадите собі багато Дизайн / Редизайн зусиль
і часу.

Сподіваюся, що це допомагає ...

 

[buzkiller]

Якщо ви пишете FPGA дизайн, навіть не мріяти про незалежних постачальників ЛПВЩ.
Ви будете рити власну могилу.На самом деле, немає ніяких вагомих підстав для створення таких ЛПВЩ.
Ніхто не змінюється FPGA постачальників у середині проекту.Що стосується прототипів ASIC, деякі
частини ASIC не буде синтезувати з ЛПВЩ
в будь-якому випадку, але взяті з бібліотеки (пам'ять і т.п.).
Постачальник незалежних HDL є помилкою, як правило, зроблені людьми, які приходять з ASIC.

привіт,
Buzkiller.

 

[prisnow]

Спасибі всім вам.
Хороші пропозиції

 

[farmerwang]

Ви можете знайти корисні документи по www.sunburst-design.com

 

[mutoucanada]

Будьте обережні з повним справу і паралельно справу

 

[its_thepip]

піклуватися parralles із заявами

 

[linuxluo]

привіт,
Будь ласка, прочитайте книгу "повторне використання методології керівництва".Це дуже корисно.

 

[gong.kidd]

1.be догляду повного справу
2.Thinking пост дизайн, Dont використовувати занадто багато DFFs і проводів між модулями

 

[JaneZhong]

Я вважаю, що ви повинні знати, синтез.При wirte в RTL, ви повинні розуміти схему вашого коди після синтезу.