TTL CMOS для інтерфейсу

[shash]

ей guyz я хотів би знати в ТТЛ КМОП інтерфейс яким напругою підвищення рівня використання підтягти резистором, коли вихід TTL ворота високий

 

[Pjdd]

Коли вихід TTL висока, її вихідних транзисторів не намагаються тягнути струму в вихідний контакт з позитивного боку джерела живлення. Що стосується навантажувального резистора, то її нижній термінал з'єднаний з приблизно розімкнутого ланцюга. Таким чином, оскільки практично немає струм через резистор, немає падіння напруги та нижньої термінал резистор в той же напруга, як зверху, яка VDD.

 

[shash]

то що станеться, якщо вихід TTL ворота низькі? (Транзистор TTL ворота потоне поточному ж випадок станеться, як ви сказали, поточний через резистор буде мінімальною і, отже, вихід все одно залишиться VDD)

 

[Pjdd]

Ні, коли вихідні транзистори тонути струму в низький стан, це означає, що струм тече у вихідні через резистор. Це призводить до падіння напруги і вихідного TTL падає до рівня, настільки ж низько як дозволено характеристики вихідного транзистора. Це може бути те, що бентежить вас: якщо резистор - сторона, яка не пов'язана з виходом TTL - були пов'язані з землею, то ситуація буде зворотною. Вихід TTL будуть знесені до 0, коли він знаходиться в низькому стані. В цьому випадку опір буде випадаюче резистора.

 

[shash]

Якщо вона опускається поточний б значення поточного бути достатньо великим для великого падіння на притягання резистор таким чином потенціал між КМОП буде 0 (щодо землі). я прав?

 

[RetroTechie]

Коли вихід TTL висока, її вихідних транзисторів не намагаються тягнути струму в вихідний контакт з позитивного боку джерела живлення. Що стосується навантажувального резистора, то її нижній термінал з'єднаний з приблизно розімкнутого ланцюга.

Це не зовсім так, як це буде означати вихід TTL без нічого пов'язано просто сидіти на будь-якому напруженні, що він сидів на перед (як у 0В, якщо вона була розібрана до низького). Давайте Досить сказати, що з TTL виходами набагато краще тягне на вихід низький, але досить слабо тягне на виході високий. І коли буде високий, як правило, не йдуть до +5 V залізничних, швидше за все близько 3,5-4В. Таким чином, асиметричний введення / виводу напруги характеристики, перевагу активним низьким рівнем, а не активних високочастотних сигналів управління, і ( сильна! ) вважають за краще використання підтягаючий, а не тягнути вниз резисторів з ТТЛ .

 

[FvM]

Підтягувань з регулярними двотактний виводить дані не вказані роботи в TTL таблиць, наскільки я знаю. У відповідності з внутрішніми TTL і LSTTL виведення етапі конфігурації, резистор підтягаючий рівень вихідного сигналу до Vcc, схожі на вихід з відкритим колектором. Фронту швидкості останньої третини, однак, повільно. Низький рівень не повинно бути проблем з розумні значення резистора. Для швидкої швидкості, сумісний з ТТЛ 74HCT CMOS вхід краща альтернатива, а також економії енергії втрат підтягують резистори.

 

[dick_freebird]

Вихід TTL є Дарлінгтона NPN і закінчується диск про VCC-1.4В. Це ставить вас і в лінійній смузі передній CMOS і може призвести до надмірної стріляти наскрізний струм (в кращому випадку). Підтягаючий розташовується вихід TTL до рейки після високої стороні полюса тотема вирізати.

 

[Pjdd]

Це не зовсім так, як це буде означати вихід TTL без нічого пов'язано просто сидіти на будь-якому напрузі вона сиділа перед (наприклад, близько 0В, якщо вона була розібрана низькою раніше) .

От чому я охарактеризував заяву з "Наскільки навантажувального резистора стурбований", яка була покликана підкреслити, що висновок робить [я] не [/I] обов'язково вести себе як відкрита схема в усіх відношеннях . І ми говоримо тільки про високий стан тоді.