SystemVerilog

[Guest]

Здравствуйте,

Всі ми чули про SystemC і що ви можете написати synthesysable код в ньому, а також передові tesbenches використовуючи силу C. У той же час, тепер ми дізнаємося про SystemVerilog який буде містити Verilog2001 розширення З надати сприяння у розробці системного рівня (не для Синтез я думаю) і контролю, а також написання програмного забезпечення для чіпа.

На мій погляд SystemVerilog буде набагато краще, тому що всі дизайнери ASIC дуже використані з Verilog і не повинні навчитися розробляти synthesysable RTL коду на C. Що ви думаєте?

Для SystemC є інструмент з Сі-ні-psssys CoCentric Система Studio, який я чув, що це найкращий (це також тренажер для коду SystemC).Для SystemVerilog Я не знаю жодного інструменту ще.А ви?

 

[joe2moon]

[цитата = "ЬЬеСаЬ"] Здравствуйте,
.Для SystemVerilog Я не знаю жодного інструменту ще.А ви? [/ QUOTE]

З моєї точки зору, SystemVerilog краще SystemC у перевірці домену.Оскільки Accellera вже прийняв його в якості SystemVerilog "стандарт"

<img src="http://www.edaboard.com/images/smiles/icon_exclaim.gif" alt="Знак" border="0" />SystemVerilog (наступне покоління версії Verilog) був представлений Co-Design Automation, Inc І ця компанія забезпечила симулятора під назвою "SYSTEMSIM", щоб запустити моделювання.Вона також забезпечує 'SYSTEMEX ", щоб розширити Superlog (зараз SystemVerilog) в синтаксису синтезованого підмножини, які можуть бути прийняті бути поточним синтезатора логікою, такі як $ ynopsys' Des! GN компілятора.
(Ви можете перейти на свій веб-сайт www.c0-design.com більш детально).

Усього кілька тижнів тому, Co-Design Automation, Inc була придбана на $ ynopsys.Добре це чи погано?Хто знає?Але одна річ може бути впевнений, становить $ ynopsys визнав владу Superlog і вирішили підтримати його!
-------------------------------------------------- ---------------------------------
До речі, якщо у вас є досвід про симуляції Verilog з С-моделі, будь ласка, дайте відповідь тему "ВК $ 'Прямий С або M0delsim's C-налагодження" на "система на чіпі форум для обміну It!

<img src="http://www.edaboard.com/images/smiles/icon_surprised.gif" alt="Здивування" border="0" />

 

[Guest]

joe2moon,

Просто щоб краще зрозуміти: SystemLog був розроблений спільно розроблене і потім прийняті Accelera, які перейменували його в SystemVerilog?

Я також буду orefer SystemVerilog, але я не бачу на polll що є й інші люди, які віддають перевагу SystemC.

На мій погляд, це добре, що Син O psys придбав Co-дизайн і я дивуюся, якщо їх інструментом CoCentric Система Studio буде також надавати підтримку SystemVerilog або вони будуть робити новий інструмент для цієї мови.

 

[joe2moon]

Вибачте, я помилився.

<img src="http://www.edaboard.com/images/smiles/icon_sad.gif" alt="Сумний" border="0" />Co-Design Automation надала свої SUPERLOG Extended синтезованого підмножини (ESS) та затвердження дизайну підмножина мови (DAS) для Accellera.
І Accellera приймає їх і додає їх в стандартний SystemVerilog Accellera's.

Таким SUPERLOG є надбудовою SystemVerilog.