SystemC може змішуватися з Verilog

[maxsnail]

Я маю на увазі, якщо проект структури як: вершина Verilog і подмодуль SystemC, і це SystemC подмодуль є примірник Verilog. Тепер симулятор підтримує цей стиль? thank.s

 

[aji_vlsi]

[Цитата = maxsnail] Я маю на увазі, якщо проектування структури як: вершина Verilog і подмодуль SystemC, і це SystemC подмодуль є примірник Verilog. Тепер симулятор підтримує цей стиль? thank.s [/ цитата] Так, я використовував такої комбінації з VCS. З того, що я читав на веб-, NC & MTI також підтримують це. Що саме ви намагаєтеся моделі? HTH Ajeetha, CVC www.noveldv.com

 

[mssajwan]

так, я вважаю. для примірників Verilog усередині системи С у необхідно зробити обгортку. і тієї ж навпаки я вважаю. але це не буде синтезованого.

 

[beta0]

[Цитата = maxsnail] Я маю на увазі, якщо проектування структури як: вершина Verilog і подмодуль SystemC, і це SystemC подмодуль є примірник Verilog. Тепер симулятор підтримує цей стиль? thank.s [/ цитата] Багато симулятор недавно версії підтримка цього стилю, такі як Північна Кароліна, ModelSim

 

[sumit_techkgp]

Я. це може бути дуже добре зроблено пс