Synopsys Design потік

[alpeshchokshi]

Привіт, друзі,
Я хотів би знати Synopsys Design потоку у всіх деталях.
І що я повинен зробити, щоб поліпшити дизайн для високих швидкостей?
хто-небудь може мені пояснити?
Спасибо заранее

 

[news]

Do sieci trafiły zdjęcia przedstawiające smartfon LG G3, na którym zainstalowany jest system operacyjny Android 5.0. Z nowości widać odświeżony system powiadamiania oraz samą prezentację animacji. O ile fotografie są prawdziwe, to najnowszej wersji Androida na LG G3 można spodziewać się jeszcze w tym roku....

Read more...

 

[gliss]

Для Synopsys:
VCS для VHDL / Verilog функціональної перевірки => DC синтезу => Primetime для синхронізації => МТП для фізичної реалізації => HSpice IC для моделювання
Думаю, для підвищення швидкості та покращення загального дизайну можна повернутися анотованих після виконання фізичної інформації вгору для більш точної synethesis і працевлаштування.

 

[alpeshchokshi]

агов
якщо я хочу використовувати Synopsys designware модуль для поліпшення моєї швидкості
Як я можу це використовувати?
Я хочу використовувати блок DW02_prod_sum

 

[yuenkit]

використовувати
compile_ultra

Нехай DC вибрати найкраще виконання для вас.
instatiate вашим власним, не завжди найкраще, що робити.

Якщо ви дійсно хочете що-небудь високій швидкості проектування (Small Design), вам доведеться робити власний дизайн (аналог дизайн).Так, наприклад, оперативної пам'яті, високу швидкість розробки, які, як правило, робиться за допомогою користувальницької дизайну потоку.

 

[alpeshchokshi]

привет
Спасибо за ответ ур.
але я хочу зробити поліпшення нижче код по швидкості за допомогою IP-designware
але не знаєте як почати.
на самом деле я хочу замінити підкреслив рядок нижче код з inbuild IP.
, Яка є сумою продукту та термін equiavlent ІВ є DW02_prod_sum.
тому,
будь ласка, дайте мені знати, якщо у будь-якого керівного HV./ Це простий кубічної функції
/ /

Модуль куб (CLK, скидання, DIN, dout, waddr, wstrobe, wdata, rdata);
введення CLK, скинути;
вхідний [15: 0] DIN;
виробництва [15: 0] dout;
вхідний [1: 0] waddr;
введення wstrobe;
вхідний [15: 0] wdata;
виробництва [15: 0] rdata;

/ /
/ / Це набір регістрів ...
/ /
р [15: 0] coef [0:3];
цілочисельного X;

/ / Защелки з коефіцієнтами з автобуса ...
завжди @ (posedge CLK)
початку: blockc

якщо (скидання == 1) почати
coef [0] = 0;
coef [1] = 0;
coef [2] = 0;
coef [3] = 0;
X = 0;
інший кінець початку
якщо (wstrobe == 1) coef [waddr] = wdata;
X = DIN;
кінець
кінець

присвоїти rdata = coef [waddr];

дріт [15:0] cf0, CF1, CF2, CF3;
рег [15:0] T1, T2, T3, T4, T5;
цілочисельного сумою, c0, C1, C2, C3;
присвоїти cf0 = coef [0];
присвоїти CF1 = coef [1];
присвоїти CF2 = coef [2];
присвоїти CF3 = coef [3];

завжди @ (posedge CLK)
починати

t1 <= X * X * X * CF3;t2 <= X * X * CF2;T3 <= X * CF1;T4 <= cf0;T5 <= 32'h00008000;Сума <= T1 T2 T3 T4 T5; кінцяприсвоїти dout = сумі [31:16];
endmodule

 

[rakko]

Погляньте на цей документ на сайті Synopsys.Він дає багато прикладів як VHDL і verilog.Інстанцірованіе designware блоків трохи складніше.Ви повинні зробити це кілька разів, щоб отримати більш комфортно з нею.Що робить їх ще більш ускладнюється в тому, що ви можете пройти різні параметри для моделі після того, як ви інстанцірует них, щоб зробити їх більш підходить для Вашого дизайну.www.synopsys.com/products/designware/ Docs / DOC / DWF / опису / dwf_using.pdf

 

[alpeshchokshi]

Я. Я вже переглядати synopsy документації
але мені не зрозуміло, як інстанцірует ІС?
Також це єдиний момент, який я хотів би запитати?

 

[jjww110]

Показати приклад:
завжди @ (posedge кол)
початку:
Білл / / назва процедури
/ * Synopsys ресурс billspecial;
map_to_module = "dw01_inc"
здійснити = "CLA";
ОПВ = "greasedincr" *;
кол = кол 1;
кінець