std_logic_vector в ціле число в VHDL

[dumindu89]

Здравствуйте, я намагаюся перетворити std_logic_vector в ціле. Ось як я зробив std_logic_vector в ціле перетворення.

Бібліотека IEEE; використання IEEE.STD_LOGIC_1164.ALL, використання IEEE.NUMERIC_STD.ALL; особи programmable_divider є порт (CLK: в std_logic; clk_out: з std_logic; divide_value: в std_logic_vector (9 DOWNTO 0)); кінця programmable_divider, архітектура Поведінкові з programmable_divider є сигналом лічильника, programmable_divide: ціле: = 0; почати programmable_divide

 

[dftrtl]

Чи можете ви підтвердити, що це точний результат виході ви спостерігали?

 

[alexan_e]

Я думаю, що помилка, ймовірно, у зв'язку із здійсненням лічильник / дільник, а не перетворення.

 

[dumindu89]

Ось повний код .. [Синтаксису VHDL =] Бібліотека IEEE; використання IEEE.STD_LOGIC_1164.ALL, використання IEEE.NUMERIC_STD.ALL; особи programmable_divider є порт (CLK: в std_logic; clk_out: з std_logic; divide_value: в std_logic_vector (9 DOWNTO 0)); кінець дільника , архітектура поведінкового дільника є сигналом лічильника, programmable_divide: ціле: = 0; почати programmable_divide

 

[pini_1]

Здравствуйте, я намагаюся перетворити std_logic_vector в ціле. Ось як я зробив std_logic_vector в ціле перетворення. Але це не дав правильний вихід, коли я введіть 4 в двійковому вигляді (0000000100) в моделювання за допомогою Quartus II 7.2 (пристрої: MAX II EPM240T100C5). Я маю на увазі дільника повинні розділити CLK на 4. Замість того, що я спостерігав навколо розділіть на 5 або 6. Будь ласка, допоможіть мені вирішити цьому випадку

Ви можете переглянути за наступними посиланнями, які я думаю, може дати вам деяке уявлення і гарні приклади:. "... У перетворенні Verilog на VHDL, цю функцію. Так як це просто, щоб написати її, я не став шукати бібліотеку, яка має цю функцію, код VHDL, для цієї функції перетворення, наведена нижче:. функції unsigned_to_logic_vec UNSIGNED) повернутися std_logic_vector це ... " + + + Р :/ / bknpk.no-ip.biz/my_web/MiscellaneousHW/vhdl_function_convert_unsigned_to_std_logic_vec.html "... відладка VHDL conv_integer функції". Іноді функцію розбився (з використанням GHDL без VHDL симулятор): + + + р :/ / bknpk.no-ip.biz/my_web/MiscellaneousHW/vhdl_conv_integer_debug.html