SDF анотація питання моделювання

[elvishbow_zhl]

HI, все після мого синтез, Є немає часу порушення в дизайні. Тоді я отримую SDF файл і використовувати sdf_annotate () в список з'єднань моделювання з використанням ncverilog. Якщо дизайн не має SDF анотація назад, результат моделювання правильно інакше, коли я додаю sdf_annotate з файлом SDF, то результат буде невірним. Що мені робити наступного разу? Завдяки ......

 

[rol73]

Ваш SDF файлу походить від пост-макету паразитичні видобутку? Це не дуже дивний, щоб знайти якесь порушення в остаточному пост-макета моделювання: можливо тільки кінчик, щоб зробити більш надійним, як можливо ваш процес sinthesys! Використовуйте всі тимчасові обмеження гірше, ніж необхідно: так що ваш дизайн буде надійнішою!

 

[AlexWan]

У вашому попередньо моделювання, якщо ви анотувати SDF файл, результат не відповідають вашим RTL моделювання. Ваш може перевірити ваш файл сценарію для синтезу. Може бути, ваш проект не може задовольнити ваші вимоги циклу.

 

[lailiya]

порівняти ваші сигнали до і після SDF анотація, приділяти більше уваги на дизайн inition. може бути, сигнал скидання має деякі проблеми.

 

[always@smart]

[Цитата = lailiya] порівняти ваші сигнали до і після SDF анотація, приділяти більше уваги на дизайн inition. може бути, сигнал скидання має деякі проблеми. [/ цитата] --------------------------------------- ------------------------------------ я згоден з lailiya, іноді проблеми з асинхронним скиданням. якщо проблеми синхронізації відбутися на самому початку моделювання, зміни скидання часу, ймовірно, він буде працювати. - Завжди @ смарт

 

[sandusty]

Перш, ніж Ви закінчили проектування, вам необхідно пройти моделювання воріт рівні з SDF розташування поста. Звичайно, PT може допомогти вам прискорити проходження контролю. Ви не могли б мати час для повторного синтезу всіх дизайн вашого знову. Ви повинні постаратися на місці оптимізації, еко, буферні розміри, буферної вставки, ... в першу чергу.

 

[eexuke]

може бути інструментом синтезу і засобів моделювання використовують різні алгоритм розрахунку timing.So доводиться порушення, іншої немає

 

[gerade]

[Цитата = elvishbow_zhl] HI, все після мого синтез, Є немає часу порушення в дизайні. Тоді я отримую SDF файл і використовувати sdf_annotate () в список з'єднань моделювання з використанням ncverilog. Якщо дизайн не має SDF анотація назад, результат моделювання правильно інакше, коли я додаю sdf_annotate з файлом SDF, то результат буде невірним. Що мені робити наступного разу? Завдяки ......[/ цитата] ви робили ДПА? терміни перевірки є більш докладно, і я подумав, що якщо ви не закінчили компоновку, задній анотації моделювання здається, не потрібно.

 

[realtek]

Що ви маєте на увазі "результат хибний:« Де ваші SDF взялося?? Якщо ваш SDF поставляється вже сім (запустити DC), то SDF так, що ви хочете потрібно отримав пост-макету SDF якщо це пост-макету SDF і те, що ви маєте на увазі Моделювання Pattern перевірити помилки Просто трасування сигналу (ворота рівня сліду, Рекомендувати використання Дебюссі), ви повинні бути в змозі знайти timeing порушення у формі хвилі з'ясувати, чому це сталося, змінити RTL або .....

 

[qjlsy]

Як правило, входи (список з'єднань і SDF файл) пост-моделювання від бекенда результаті макет. У серверної макет, дерево годинник і сканування логіки буде вставлений. SDF від розташування результат є точним. Якщо просто використовувати вихідний від постійного струму, так як перший synthsys оцінюється (взяти wireload наприклад), багато інформація не вірна. У цій ситуації, навіть ви порівняєте терміни звіт постійного струму і в строки доповіді СТ, вони також не до кінця матчу.

 

[elvishbow_zhl]

HI, все після мого синтез, Є немає часу порушення в дизайні. Тоді я отримую SDF файл і використовувати sdf_annotate () в список з'єднань моделювання з використанням ncverilog. Якщо дизайн не має SDF анотація назад, результат моделювання правильно інакше, коли я додаю sdf_annotate з файлом SDF, то результат буде невірним. Що мені робити наступного разу? Завдяки ......

 

[rol73]

Ваш SDF файлу походить від пост-макету паразитичні видобутку? Це не дуже дивний, щоб знайти якесь порушення в остаточному пост-макета моделювання: можливо тільки кінчик, щоб зробити більш надійним, як можливо ваш процес sinthesys! Використовуйте всі тимчасові обмеження гірше, ніж необхідно: так що ваш дизайн буде надійнішою!

 

[AlexWan]

У вашому попередньо моделювання, якщо ви анотувати SDF файл, результат не відповідають вашим RTL моделювання. Ваш може перевірити ваш файл сценарію для синтезу. Може бути, ваш проект не може задовольнити ваші вимоги циклу.

 

[lailiya]

порівняти ваші сигнали до і після SDF анотація, приділяти більше уваги на дизайн inition. може бути, сигнал скидання має деякі проблеми.

 

[always@smart]

[Цитата = lailiya] порівняти ваші сигнали до і після SDF анотація, приділяти більше уваги на дизайн inition. може бути, сигнал скидання має деякі проблеми. [/ цитата] --------------------------------------- ------------------------------------ я згоден з lailiya, іноді проблеми з асинхронним скиданням. якщо проблеми синхронізації відбутися на самому початку моделювання, зміни скидання часу, ймовірно, він буде працювати. - Завжди @ смарт

 

[sandusty]

Перш, ніж Ви закінчили проектування, вам необхідно пройти моделювання воріт рівні з SDF розташування поста. Звичайно, PT може допомогти вам прискорити проходження контролю. Ви не могли б мати час для повторного синтезу всіх дизайн вашого знову. Ви повинні постаратися на місці оптимізації, еко, буферні розміри, буферної вставки, ... в першу чергу.

 

[eexuke]

може бути інструментом синтезу і засобів моделювання використовують різні алгоритм розрахунку timing.So доводиться порушення, іншої немає

 

[gerade]

[Цитата = elvishbow_zhl] HI, все після мого синтез, Є немає часу порушення в дизайні. Тоді я отримую SDF файл і використовувати sdf_annotate () в список з'єднань моделювання з використанням ncverilog. Якщо дизайн не має SDF анотація назад, результат моделювання правильно інакше, коли я додаю sdf_annotate з файлом SDF, то результат буде невірним. Що мені робити наступного разу? Завдяки ......[/ цитата] ви робили ДПА? терміни перевірки є більш докладно, і я подумав, що якщо ви не закінчили компоновку, задній анотації моделювання здається, не потрібно.

 

[realtek]

Що ви маєте на увазі "результат хибний:« Де ваші SDF взялося?? Якщо ваш SDF поставляється вже сім (запустити DC), то SDF так, що ви хочете потрібно отримав пост-макету SDF якщо це пост-макету SDF і те, що ви маєте на увазі Моделювання Pattern перевірити помилки Просто трасування сигналу (ворота рівня сліду, Рекомендувати використання Дебюссі), ви повинні бути в змозі знайти timeing порушення у формі хвилі з'ясувати, чому це сталося, змінити RTL або .....

 

[qjlsy]

Як правило, входи (список з'єднань і SDF файл) пост-моделювання від бекенда результаті макет. У серверної макет, дерево годинник і сканування логіки буде вставлений. SDF від розташування результат є точним. Якщо просто використовувати вихідний від постійного струму, так як перший synthsys оцінюється (взяти wireload наприклад), багато інформація не вірна. У цій ситуації, навіть ви порівняєте терміни звіт постійного струму і в строки доповіді СТ, вони також не до кінця матчу.