Regardin асинхронних FIFO перевірки Каммінгс папери SysVer

[vlsi_maniac]

Я новачок у перевірці і я отримав цю задачу перевірки асинхронних FIFO.
я отримав FIFO дизайн, заснований на роботі "моделювання та синтез методів для асинхронних дизайн FIFO" по Каммінгс
я написав номінальної випробувальний стенд у Verilog який просто перевіряє, FIFO функціональність.
Я зробив гідну працю за системою Verilog дизайн, але це перший час я повинен перевірити щось.
Як мені діяти в системі Verilog і які міркування, які повинні бути прийняті
спасибо за все