questasim сумнівів

[Vinodkumar]

Привіт, IAM в змозі позбутися від цього, є можливості оптимізації дизайну прапорець, яка була обрана, якщо я видалю THT IAM можливість отримати, в іншому випадку для оптимізації Чет це опції для перегляду OPS навіть оптимізувати, так чи інакше завдяки можливості IAM Щоб зняти цей вихід,

 

[avimit]

Привіт
Я можу тільки сказати, що нічого поганого з цим Кодексом.
Kr,
Аві
http://www.vlsiip.com

 

[Vinodkumar]

Привіт, IAM зміг отримати вихідний signls в об'єктах, сигнал для Verilog в qsim, з тієї простої код, написаний має показано нижче:

Модуль ffpos (CLK, D, Q);
введення CLK;
введення D;
вихідний Q;
н д;

Завжди @ (posedge CLK)
починати
Q <= D;

кінець

ENDMODULE

Чи є помилки в коді, написаному, але IAM Початок Evrything також для VHDL.wht може бути причина.