PSL твердження для VHDL дизайн

[uditkumar1983]

Привіт, я хочу написати твердження (в vunit) таке, що може містити ", якщо ще" частина будь-якого процесу, заява в PSL, мій дизайн в VHDL. Може хто допоможе мені в цьому. Або ж ви можете поділитися деякими прикладами цього. Завдяки і Regadrs, вудить Кумар

 

[jonyRoyal]

Привіт, vunit alu_assertion (alub (alub)) {використовувати work.packageCPU; сигнал test_signal: std_logic_vector (TEST_SIZE -1 DOWNTO 0), за замовчуванням годинник троянди (години); Errorsatge: ніколи не затверджувати {system.i_cpu.i_alub.t2 і системи . i_cpu.i_alub.t3}; Errorfree: ніколи не затверджувати {T2 і T2}; test_assert_forall: стверджувати Forall я в {0} TEST_SIZE: {T2 і T2 і test_signal (я)}} Завдяки Jagadeesh