Plz допомогти мені: сигнали відображаються в ChipScope перехресно!

[Alfred_zhang]

Привіт, у дякую за увагу.
Моя робота платформи: Xilinx Virtex2; ISE8.2.0.3i Service Pack2; ChipScope: 8.2.0.3i.
Мій дизайн: сигнали obversed в ChipScope в години домену CLK_a (125mHz).і близько 40 сигналів, мало, Брам ресурсів в порядку.
ChipScope зразків CLK: CLK_a.
Обмеження в ОГФ є 8ns, і в результаті після ФАР 7.99ns.It's OK.

Тепер проблема:
Коли Тригер сигналів у ChipScope, на початку сигналів мають рацію, а решта (0 ~ 60%), може бути неправильним.Схоже, сигнал перехресної останнього сигналу в колишньому: третій хрест на друга, а друге до першого.Наприклад:
Сигнал: (----- )(----- ----- ----- )(------------- B C ------ -------)
Сигнал B: (----- B C )(----- ----- ----- )(------------- D ------ -------)
Сигнал C: (----- C D )(----- ----- ----- )(------------- E ------ -------)
Сигнал D: D (----- ----- )(----- E ------ )(------------- F ----- --------)
Сигнал E: E (------ ----- )(---- F ------- )(------------- G ---- --------)
......
.....
.....

Encourded ви з цією проблемою раніше?HELP ME PLZ.

 

[nxtech]

Ви перевіряли, щоб побачити, що всі зазначені сигнали інтересу правильно?

Також пам'ятайте, що ISE має тенденцію до перейменування сигнали після місце і маршрут, якщо ви не замкнули дюйма

E