PLL дизайн в 30 кГц ~ 50 кГц

[louiee]

Привіт усім, я хотів би запитати, чи можна дизайн PLL яких несуча частота становить близько 30 кГц до 50 кГц (input.Freq. Для ПФО)? Які питання для PLL, якщо вони призначені в такий частоти? bcoz зазвичай PLL використовується в частоті МГц. Спасибо заранее, louiee

 

[ninju]

http://www.national.com/ds/LM/LM565.pdf це одна із старих версій PLL. я не думаю, що це працює вище 1 МГц. цей теж: http://webpages.fc.ul.pt/ ~ ggevans/Instrum_files/CD4046.pdf так, в основному не повинно бути ніяких проблем з його планування. Це буде залежати від фактичного застосування PLL буде використовуватися дюйма

 

[kak111]

CMOS RF синтезатор PLL синтезатор буде генерувати з рахунком 3:1 діапазоні частот від 300 Гц де-небудь до 4000000 Гц (4 МГц) [URL = http://electronics-diy.com/electronic_schematic.php?id=200] CMOS RF СИНТЕЗАТОР [/ URL ] Привіт ЯК

 

[louiee]

Дякуємо за вашу допомогу, я перепрошую, якщо це не ясно, в даний час я намагаюся дизайн PLL які розроблені з використанням технології CMOS 0.18um (IC дизайн не конструкція системи) для застосування в межах від 30 кГц до 50 кГц. Мене турбує те, як правило, ФАП, які я знайшов розроблений на чіпі застосовується на МГц (високі частоти) додатків, таких як волоконно-оптичний приймач. Отже, чи можна дизайн PLL в низьких частот? Які питання? завдяки louiee