GatelevelSimulation SDF

[dcreddy1980]

Привіт,

Я doubht чи це, добре підходить для виконання моделювання з gatelevel SDF.

gateleve Netlist і SDF - отримані після попереднього синтезу (до місця і маршрути)

Але в мене є doubht з такого роду підхід .. тому що в мене є комбінаційний логічний блок і зробити виходи прибули з деяким запізненням (через затримки Cell).

Як можна перевірити насправді у цього виду моделювання, що ваш дизайн функціональному правильно??

 

[jjww110]

Ви можете використовувати офіційну перевірку Inplace попередньо-SIM!

 

[tigerajs]

прайм-тайм формальність

 

[Guest]

Формальна перевірка є гарним способом перевірити Netlist.Колись, хоча офіційно проходить, моделювання не почнеться, коли дизайн має багато неініціалізовані держав.Найкраще було б
1.Чистота синхронізації із синтезом інструментом.
2.Формальна перевірка триває
3.Спробуйте воріт рівня моделювання без SDF.
4.Якщо ви не зробите крок 2, ви повинні запустити повну воріт рівні моделювання.

Наді
www.nandigits.com
Netlist Налагодження / ОЕС в реальному часі.

 

[sxqzj]

Повний gatelevelsimulation з SDF забирає багато часу, коли дизайн великі, офіційні verication це найкращий вибір!

 

[wkong_zhu]

Я пропоную, щоб не використовувати СДФ у воротах моделювання рівні, тому що висока чистий затримка розгалуження смішно.Формальна перевірка достатньо.

 

[yuenkit]

використовувати для прайм-тайм prelayout

Якщо ви дійсно хочете робити СДФ, відправити первісної компіляції Ура Ура бекенда до друзів, попросіть їх зробити грубий маршрут N місце, щоб терміни інформації, щоб коментувати тому Ура дизайн

<img src="http://www.edaboard.com/images/smiles/icon_smile.gif" alt="Посмішка" border="0" />

 

[linuxluo]

привіт,
Ворота моделювання є необхідним для асинхронної схемою.