FYP допомогу ... Подвійний блок пам'яті порту ~ ~

C

cloudz88

Guest
Мені потрібно насоса в синусоїду допомогою DDS ..... так що я можу покласти Juz синус = DIN права?

Але як я можу зберігати цінності на адресу?

some1 можна пояснити Mi?

 
Який DDS ви маєте на увазі?Основні можливо?

Якщо вам потрібна тільки синусоїди для моделювання HDL, вона простіше у використанні гріха () функцію.

 
Я. .. основного ...
І. допомогою VHDL ..... і їм цікаво, як я можу магазину вкладу на адресу Dual RAM?

 
Який основний DDS?Який FPGA?Магазин Який внесок в оперативну пам'ять?
Будь ласка, поясніть проблему більш чітко.

Якщо ви використовуєте Xilinx XST, XST керівництво користувача пояснює, як писати HDL коду для Dual-port RAM.Дивіться розділ розділ "HDL кодування" "модулі пам'яті та ПЗУ".

 
OK ... мої завдання для створення синусоїдальної допомогою coregen (DDS )..... і насоса сигнал в інший Core (Dual пам'яті BLK порту).якщо їм не помилився ... я повинен використовувати DIN = SINE для накачування сигналу в двоканальної оперативної порту ..... але я Dun realli знаєте, як я можу зберігати цю сигналу в двоканальної оперативної порту ADDR ..... .

В даний час використання IM Xilinx ISE 8.2 і ModelSim XE III .... робити VHDL остаточний проект року ....

Про Я. .. BTW echo47 .... Do U юанів A Guy Called YenYu?Кілька місяців тому .. він робить проект VHDL DDS Західний ... і в цьому семестрі ... їм доручено вести про його роботу .... hahs

 
Я бачу, ти тепер ведуть факел!

<img src="http://www.edaboard.com/images/smiles/icon_wink.gif" alt="Wink" border="0" />Шкода, що ви повинні використовувати ядра.Ви не навчитеся багато чого, що шлях, і Xilinx ядер, як правило, незграбні з посередньої роботи.

Я не знаю, багато чого VHDL, і ви не сказали, які саме ядра ви використовуєте, але, можливо, цей приклад Verilog допоможе вам.При тактовою частотою 100 МГц, вона генерує 3 МГц синусоїди, а потім затримки синусоїди через Dual-port RAM.Остерігайтеся ярусний обгортання.
Код:

Модуль зверху (CLK, doutb);

введення CLK / / синтез атрибутів ПЕРІОД CLK "100 МГц";

дроту [11:0] синус;

REG [9:0] addra = 0;

REG [9:0] addrb = -50; / / використання оперативної пам'яті для затримки сигналу DDS

Потужність [11:0] doutb;/ / Core "Direct Digital Synthesizer 5.0" налаштування: "DDS", синус, 100 МГц, 72dB, 0.04Hz, відключити RDY і RFD шпильки.

DDS dds1 (. ДАНИХ (32'h07AE147B),. WE (1'b1),. (5'd0),. CLK (CLK),. Синуса (синус));/ / Core "двупортовий блоку пам'яті, 6,3" Параметри: "Брама", ширина 12, глибина 1024.

Брем bram1 (. Addra (addra),. Addrb (addrb),. Clka (CLK),. Clkb (CLK),. Дін (синус),. Dinb (12'd0),. Douta (),. Doutb (doutb ),. WEA (1'b1),. Web (1'b0));Завжди @ (posedge CLK) почати

addra <= addra 1;

addrb <= addrb 1;

кінець

ENDMODULE
 
Да .. Thats 2 Core їм допомоги .... DDS V5 і dualport RAM v6.3 ....

Коди з Ура ...
Завжди @ (posedge CLK) почати
addra <= addra 1;
addrb <= addrb 1;

це означає, що є багато слотів на адресу?

issit можливо Ми просто для добування даних, наприклад, в addra тільки 6 слотів?

Як я можу це зробити?addra (6) або watever?

sorriex ... Im зовсім новачок в цьому, і я спробував читанні даного листа, але все ще Dun realli розумію як це працює ...

якщо є кілька слотів на адресу .... скільки там?

і в приклад ... Ура Ура налаштування оперативної пам'яті, ширина 12, глибина 1024 ....... мій керівник розповісти Mi використовувати 1024 глибина, але я знаю, скільки я повинен помістити в якості мого шириною ...... їм допомоги 500MHz DDS з 10 біт синусоїдальної хвилі ... як же yenyu

 
Я не розумію, що ви маєте на увазі під "слоти".

Моя addra і addrb регістрів 10 біт кожен.

Якщо ви хочете зберегти 10-бітне DDS дані в оперативній пам'яті, то можна просто налаштувати основної пам'яті в 10 біт.Здоровий глузд, так?

500 МГц занадто швидко для Virtex-4.

 
мій начальник Ми хочемо, щоб зберегти 10 зразок 10bit DDS дані на адресу .....
тому необхідно налаштувати основний RAM на 100 бітний?

 
Ой.Схоже, ви не знайомі з яким роботи оперативної пам'яті.FPGA дизайн вимагає базового розуміння Digital Design обладнання.Спробуйте хорошу книжку, такі як "Диджитал Дизайн" на Ману.(Я не знаю ні "великої" книги Intro.)

Моя Verilog приклад можна зберігати до 1024 DDS зразків в пам'яті.Оперативної пам'яті становить 12 біта на 1024 слів в глибину.

 
Oh ... U означати ..... 1024 10bits зразків issit?

або 1024/10 = 102,4 вибірки?

sorrie .. Я realli новачка ... hahs

 
Мої магазини наприклад 1024 12-біт.Це 12288 Всього біти.Coregen дозволяє налаштовувати незалежно від розміру оперативної пам'яті вам потрібно.

Virtex-4 містить багато Dual-RAM порту блоку.Кожен вміщує до 18432 біт.

 
Що значить "блок" означає подвійне RAM в порту?Я кожного разу змінювати ширину налаштування ... Я помітив блоку значення буде також змінити ....

Наприклад,

(Page1) Ширина = 16 .......( page4) блок використовується = 1
(Page1) ширина = 256 .......( page4) блок використовується = 15

 
"Блок" є одним окремим компонентом, як один кубик з набору будівельних блоків іграшки.

Ваш зокрема Virtex-4 містить деяку кількість блоків RAM.Якщо ваш проект потребує більше, потрібно більше ПЛІС.

Для отримання додаткової інформації по блоку РАМН, зверніться до Virtex-4 керівництво користувача.

 
якщо я використовую Діни ...... то я можу тільки зберігати дані в AddrA?

Coz мій Mi керівник WAN порту використовувати для запису і Порт-B для читання .... issit можливо?

Як може зберігати дані в AddrA ... і читав ті самі дані у AddrB?

 
RAM.

Пам'ятайте, що це Dual-port
RAM.Він забезпечує два порти для одночасного доступу до пам'яті масиву.
Він повністю описав у "Блок пам'яті" голові "Virtex-4 Посібник користувача":
http://www.xilinx.com/xlnx/xweb/xil_publications_display.jsp?category=-1210768

Мій приклад Verilog пише в порт, і читає з порту Б. Я думаю, що те, що вам потрібно.

 
Якщо в Брем PORTB НЕ пов'язано, і ви хочете написати througth порт дані Б в конкретні адреси, як це зробити?тому що з цієї простої код Verilog вам писати не конкретного коду ..

 
Ваше питання не має сенсу.Як можна використовувати порт B, якщо це не пов'язаних?

 
думаю, як зробити порт В, які будуть використовуватися для завантаження пам'яті даними througth code.The VHDL ворота підключений до docm_cntlr, а потім у PowerPC.Роблячи сигнали PORTB як зовнішні в EDK і годувати дані з них нічого не сталося.таким, як ви можете зробити PORTB "живих"?

 
Я ніколи не налагоджені проекти ЕДК, вибачте!

Я думаю, ви повинні почати ваш тренажер, або щось на зразок ChipScope, і подивимося, що відбувається навколо неправильні Dual-port RAM.

 
You must log in or register to reply here.

Welcome to EDABoard.com

Sponsor

Back
Top