J
joc_06
Guest
У мене є дизайн, який складається з DSP і деякі периферійні пристрої, які я реалізую в FPGA (Xilinx XC2v6000 частини).На верхньому рівні я instanciated 16KW з коляски і все було добре.Код побігли, і я могла б контролювати його, використовуючи нашу IDE чудово.
Тепер codesize виріс, і мені потрібно більше PRAM (до 32кВт).Таким я змінювати номери відповідно (параметри) IRAM, які ми використовуємо, а ширина адресної шини для обробки цього і у відповідності з усіма файлами цієї доповіді в пам'яті були instanciated штрафу.. СРР файл, який програма Xilinx випускає доповіді правильний штраф розміром оперативної пам'яті.
Але тепер навантажень програмне забезпечення у міру 0x6000-1.Після 0x6000 все це сміття в коді просторі, і він не буде працювати.Я не можу пояснити це і це шкідництво голову і витрачати свій час.Чи можна пролити світло на, здавалося б erronous моя проблема?
Тепер codesize виріс, і мені потрібно більше PRAM (до 32кВт).Таким я змінювати номери відповідно (параметри) IRAM, які ми використовуємо, а ширина адресної шини для обробки цього і у відповідності з усіма файлами цієї доповіді в пам'яті були instanciated штрафу.. СРР файл, який програма Xilinx випускає доповіді правильний штраф розміром оперативної пам'яті.
Але тепер навантажень програмне забезпечення у міру 0x6000-1.Після 0x6000 все це сміття в коді просторі, і він не буде працювати.Я не можу пояснити це і це шкідництво голову і витрачати свій час.Чи можна пролити світло на, здавалося б erronous моя проблема?