FLOORPLANNING

[master_picengineer]

Привіт всім,

Будь ласка, може хто-небудь сказати мені:

1 - Де floorplanning крок знаходиться в розробці потік?
2 - Який відсоток часу, прийнятих цим завданням у розробці ІС?
3 - Що CAD інструментів, що використовуються для цієї purpuse і яка їх запису файлів?
Визначається 4 - Згідно з яким paramerter Floorplan?
5 - Як знайти кращих Floorplan?
6 - Чи можете Ви мені refert практична книга по floorplanning?

Я буду дуже thankfull, якщо ви завантажили також матеріали з цього питання.

Спасибо большое.

Привіт,
Master_PicEngineer

 

[littleyard]

1 - Де floorplanning крок знаходиться в розробці потік?
Загалом, Floorplanning буде після RTL синтезовані і до дня початку розміщення облігацій.

2 - Який відсоток часу прийняті це завдання в розробці ІС?
Для П.Д., Floorplanning буде витрачати близько 15 ~ 20% зусиль.У цілому потік IC Design, воно повинно бути набагато менше, ніж ця.

3 - Що CAD інструментів, що використовуються для цієї purpuse і яка їх запису файлів?
Є деякі присвячують інструменти, що використовуються для Floorplanning, залежить від потоку, обраним самостійно.Запис файлів будуть: Розмір кристала (оціночно), І. О. кільце, Марко клітин, годинники і держава Інформація, ...Це залежить від деталей інструмента.

Будь-яке інше може дати докладно?

Визначається 4 - Згідно з яким paramerter Floorplan?
Основна інформація повинна бути: Розмір кристала (оціночно), І. О. кільце, Марко клітин, годинники і держава Інформації

5 - Як знайти кращих Floorplan?
Загалом, це процес компромісів.Існує поганий плануванням, але важко би мовити, кращі з них.

6 - Чи можете Ви мені refert практична книга по floorplanning?
Чому б не читав відповідних підручників?

 

[shavakmm]

Чим більше часу ви проводите в План, тим менше часу може знадобитися на більш пізніх стадіях ......Причина в сучасному SoCs день є декілька IP-адреси і дуже велика кількість у воротах.Як сказано в Synopsys експлуатації (або в підручнику) не існує стандартних "хороших" або "поганих" floorplanning стратегії ......Все це залежить від дизайну компроміси і досвіду дизайнера.Але навіть у цьому випадку існує кілька основних правил, які можна простежити, як "Тисяча островів" структура "(тобто IP-адреси розподілені по основних область), кратери Methos (тобто IP-адреси сконцентровані на розі основний район) і так далі ...

Я прошу дизайнерів поділитися своїм досвідом у floorplanning ШОС ... Це було б великою дискусії.

 

[Guest]

Я рекомендую дуже важливу книгу по цій темі і на весь потік ASIC в цілому: Розширений ASIC Chip синтезу з використанням SynopsysŽ Дизайн CompilerŽ фізичної CompilerŽ і PrimeTimeŽ ... це тут, на форумі

<img src="http://www.edaboard.com/images/smiles/icon_smile.gif" alt="Посмішка" border="0" />

він повинен прочитати ... я все ще читаю в ньому!

 

[shavakmm]

Yaa .... Ви маєте рацію ....що книги з Himanshu Бхатнагар дуже гарним введенням в ASIC розробки і здійснення Synopsys допомогою інструменту