CRC

[balasub]

привіт,
хто кодованих ecrc блок використовується в PCIe?

 

[sree205]

http://www.easics.com/webtools/crctool

використовувати цей сайт для отримання коду або verilog або VHDL для здійснення КПР.

кілька посад, в яких Конвенція про права дитини, обговорюється

http://www.edaboard.com/viewtopic.php?t=145208&highlight=crc

http://www.edaboard.com/viewtopic.php?t=265738&highlight=crc

http://www.edaboard.com/viewtopic.php?t=119359&highlight=crc

 

[balasub]

привіт,
спасибо за покажчиками ...

Я зробив створити CRC звичайною ..
Тепер ця проблема, коли я відправити дані набівочного з КПР приймач повідомленні про помилку CRC.

Як отлажівать це?

Я роду застрягли ...

 

[FvM]

Може бути, тільки приймач використовує інший алгоритм CRC (різні поліноми або додаткові параметри)?

Ви повинні аналізувати дані з відомими виправити дитини, щоб з'ясувати, використовуваного алгоритму.Звичайно це може бути помилка в реалізації.Ви можете використовувати один з веб-калькулятори, наприклад, Конвенція про права дитини,
пов'язані в Вікіпедії, щоб перевірити результати вашої дитини.

 

[sree205]

Якщо припустити, що у вас є дані, ширина 32 передавача і ще 8 біт CRC біти набівочного, чи можете ви сказати мені, як ви робите перевірку на стороні приймача?

 

[balasub]

привет sree,
тут 32 бітна CRC використовується для передачі даних шириною 32.

Я використанні захищеного коду в приймачі side.So Я не видимість.

Але це повинно відповідати специфікації, отже, я думаю ця проблема повинна бути в моєму напрямку.

Сенс, як я генерації CRC (Я кодування його у
зв'язку з занадто SPEC).

Тому просто необхідно для налагодження коду моєї і не впевнені найкращий спосіб це зробити.Додано після 46 хвилин:в основному я шукаю ecrc / МЦРК перевірити PCIe ...

 

[sree205]

Якщо ви вважаєте, що проблема може бути у вашої мети, у перевірили паралельно CRC кодіровщік ланцюги, які ви використовуєте при послідовному LFSR?якщо
я не помиляюся, це займе таку ж кількість тактів, як ступінь многочлена ур

У якщо хочете, я можу надіслати серійний код CRC, якщо у надати поліноми

 

[balasub]

привіт,
Я використовую 32-розрядний CRC якого є полинь 04c11db7

 

[sree205]

Модуль CRC (CLK, скидання, DIN, контрольна);

введення CLK, скинути;
введення DIN;
виробництва [31:0] контрольна;

дріт [31:0] контрольна;

рег [31:0] АКК;завжди @ (posedge CLK або negedge скидання)
якщо (! скидання)
ACC <= 32'b0;
ще
починати
ACC [0] <= ACC [31] ^ DIN;
ACC [1] <= ACC [0] ^ ACC [31] ^ DIN;
ACC [2] <= ACC [1] ^ ACC [31] ^ DIN;
ACC [3] <= ACC [2];
ACC [4] <= ACC [3] ^ ACC [31] ^ DIN;
ACC [5] <= ACC [4] ^ ACC [31] ^ DIN;
ACC [6] <= ACC [5];
ACC [7] <= ACC [6] ^ ACC [31] ^ DIN;
ACC [8] <= ACC [7] ^ ACC [31] ^ DIN;
ACC [9] <= ACC [8];
ACC [10] <= ACC [9] ^ ACC [31] ^ DIN;
ACC [11] <= ACC [10] ^ ACC [31] ^ DIN;
ACC [12] <= ACC [11] ^ ACC [31] ^ DIN;
ACC [13] <= ACC [12];
ACC [14] <= ACC [13];
ACC [15] <= ACC [14];
ACC [16] <= ACC [15] ^ ACC [31] ^ DIN;
ACC [17] <= ACC [16];
ACC [18] <= ACC [17];
ACC [19] <= ACC [18];
ACC [20] <= ACC [19];
ACC [21] <= ACC [20] ^ ACC [31] ^ DIN;
ACC [22] <= ACC [21] ^ ACC [31] ^ DIN;
ACC [23] <= ACC [22];
ACC [24] <= ACC [23];
ACC [25] <= ACC [24] ^ ACC [31] ^ DIN;
ACC [26] <= ACC [25];
ACC [27] <= ACC [26];
ACC [28] <= ACC [27];
ACC [29] <= ACC [28];
ACC [30] <= ACC [29];
ACC [31] <= ACC [30];
кінець

призначити контрольну = ACC;

endmodule

дати послідовний введення даних та перевірки після 27 годин імпульсів і дайте мені знати, якщо він працює.
сподіваюся,
я не неправильно

<img src="http://www.edaboard.com/images/smiles/icon_smile.gif" alt="Посмішка" border="0" />

 

[balasub]

привет sree,
спробував це, але я ще не впевнений ... тільки нові розробки ..
может у поста ур testbench для цього ...

спасибо!

 

[OutputLogic]

Існує онлайновий інструмент, який може генерувати КПР Verilog або VHDL коду.It's
On http://outputlogic.com

Сподіваюся, що вона допомагає